公开(公告)号：CN115579381A

公开(公告)日：2023-01-06

申请号：CN202211333414.7

申请日：2022-10-28

Applicant: 电子科技大学

Inventor： 李轩 ,  娄谦 ,  杨正羽 ,  邓小川 ,  张波

IPC: H01L29/06 ,  H01L29/40 ,  H01L29/16 ,  H01L29/739 ,  H01L21/331

Abstract: 本发明提供一种垂直型浮空及阻性场板终端的碳化硅IGBT器件及制备方法，通过在元胞终端区引入垂直沟槽型金属‑绝缘体‑半导体MIS结构，结合多区结终端扩展/多浮空场限环/半绝缘多晶硅SIPOS电阻场板技术，实现高效率超高压碳化硅IGBT器件终端：阻断状态时，电阻场板进行横向分压且沟槽型MIS结构保持与相之连接的半绝缘多晶硅保持等势，结合器件正面Ptop多区结终端扩展及Pshield多浮空场限环结构对体内及表面电场进行调制，实现终端区自连续全耗尽，缓解主结电场集中，降低终端区占用的面积。本发明在保证沟槽型碳化硅IGBT器件高效率终端的前提下，保持高击穿电压及氧化层可靠性。

公开(公告)号：CN115312413A

公开(公告)日：2022-11-08

申请号：CN202211048938.1

申请日：2022-08-30

Applicant: 电子科技大学

Inventor： 李轩 ,  王常旺 ,  娄谦 ,  李凌峰 ,  邓小川 ,  张波

IPC: H01L21/66

Abstract: 本发明公开了一种评估超结结构电荷平衡的超结MIS结构及测试方法，包括衬底背面铝薄膜、硅N+型衬底、超结N区、超结P区、氧化硅薄膜、铝薄膜，包括步骤：(1)在N+硅衬底片上制备超结结构，然后在超结结构表面生长氧化硅薄膜，接着在氧化硅薄膜表面溅射一层金属薄膜，同时在N+衬底背面也溅射一层金属薄膜，进而制备得到用于电学测试的超结MIS结构器件；(2)在低频或高频条件下测试超结MIS结构的C‑V特性曲线；(3)根据测试的C‑V特性曲线与电荷平衡状态下理论的C‑V特性曲线做对比，对超结结构是否达到电荷平衡进行判定。利用本发明可判断超结结构的电荷平衡情况与N/P区具体的非平衡度，该判断方法简单且有效。

公开(公告)号：CN114678413B

公开(公告)日：2023-04-28

申请号：CN202210299125.3

申请日：2022-03-25

Applicant: 电子科技大学

Inventor： 李轩 ,  吴阳阳 ,  娄谦 ,  赵汉青 ,  邓小川 ,  张波

IPC: H01L29/06 ,  H01L29/78

Abstract: 本发明提供一种集成P型沟道的高可靠性碳化硅MOSFET器件，包括：N型衬底、N型外延层、体内P接触区、P+shield区、P‑body区、P+接触区、N+接触区、槽栅介质、平面栅介质、槽栅、平面栅、源电极、漏电极；本发明提出的碳化硅MOSFET器件，通过在器件体内形成电势自调节的P+shield区，在不降低器件导通能力的前提下，对栅氧化层形成保护，增强器件阻断能力，当器件发生短路时，P+shield区与N型外延层形成的PN结耗尽区将JFET区夹断，降低器件短路时的饱和电流，提高其短路能力。

公开(公告)号：CN114927565B

公开(公告)日：2023-04-28

申请号：CN202210608496.5

申请日：2022-05-31

Applicant: 电子科技大学

Inventor： 李轩 ,  娄谦 ,  王常旺 ,  邓小川 ,  张波

IPC: H01L29/423 ,  H01L29/06 ,  H01L29/10 ,  H01L29/16 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明提供一种集成开基区PNP晶体管的碳化硅MOSFET器件及其制备方法，N‑外延层注入铝离子形成P型基区及P型发射区；铝离子注入形成P+欧姆接触区；氮离子注入形成N+源区；氮离子注入形成N型基区并激活退火；栅氧化层热生长并氮化退火；多晶硅淀积与刻蚀，通过引入PNP晶体管结构实现P型发射区电位可调：在阻断状态及短路状态，PNP晶体管穿通，P型发射区自动钳位保护氧化层，P型发射区与P型基区形成JFET耗尽夹断；在导通状态，PNP晶体管截止，P型发射区浮空，不影响导通电阻，由于P型发射区电位钳位在低电压，器件栅漏电容较小，本发明在增强碳化硅MOSFET器件氧化层及短路可靠性的同时，又保证了器件正向导通特性，降低了器件开关损耗。

公开(公告)号：CN114695519A

公开(公告)日：2022-07-01

申请号：CN202210310903.4

申请日：2022-03-28

Applicant: 电子科技大学

Inventor： 李轩 ,  娄谦 ,  吴阳阳 ,  陈致宇 ,  邓小川 ,  张波

IPC: H01L29/10 ,  H01L29/739 ,  H01L21/331

Abstract: 本发明提供一种具有屏蔽层状态自动切换的沟槽型碳化硅IGBT器件及制备方法，包括集电极金属、P+衬底、N型缓冲层、N‑漂移区、第一多晶硅栅、第一栅介质、第一P型阱区、第一P型屏蔽层、P+欧姆接触区、N型载流子存储层、第二多晶硅栅、第二栅介质、第二P型阱区、第二P型屏蔽层、N+源区、N型载流子存储层、发射极金属，本发明通过引入耗尽型P沟道MOSFET结构实现屏蔽层状态的自动切换，从而在器件处于阻断状态下有效降低栅氧化层电场强度的同时又保证了器件具有良好的正向导通能力，降低了器件的开关损耗及EMI噪声。

公开(公告)号：CN118448448A

公开(公告)日：2024-08-06

申请号：CN202410696414.6

申请日：2024-05-31

Applicant: 电子科技大学

Inventor： 李轩 ,  许士康 ,  杨正羽 ,  娄谦 ,  邓小川 ,  张波

IPC: H01L29/739 ,  H01L21/331 ,  H01L29/06

Abstract: 本发明涉及一种沟槽栅碳化硅IGBT器件及其制备方法，通过引入栅沟槽下方的P型屏蔽层、N型漂移区及P型基区形成穿通型双极型晶体管以同时实现高阻断电压、低栅氧化层电场及低导通电压：阻断状态时，P+屏蔽层通过已穿通的N型漂移区连接到P型基区，电势钳位，有效屏蔽栅氧化层电场；正向导通时，P+屏蔽层保持浮空，增强器件电导调制效应；短路状态时，P+屏蔽层通过已穿通的N型漂移区连接到P型基区导通空穴电流，引入JFET效应并抑制器件寄生晶闸管闩锁，提升器件短路能力。本发明在保证沟槽栅碳化硅IGBT栅氧化层可靠性的前提下，保持低正向导通压降及低开关损耗优势，同时提升沟槽栅碳化硅IGBT器件短路能力。

公开(公告)号：CN118213403A

公开(公告)日：2024-06-18

申请号：CN202410221505.4

申请日：2024-02-28

Applicant: 电子科技大学

Inventor： 李轩 ,  陈立 ,  李凌峰 ,  娄谦 ,  杨瑞 ,  邓小川 ,  张波

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明提供一种集成常开型PMOS的双沟槽碳化硅MOSFET器件，通过将深源极沟槽替换为深栅极沟槽引入常开型PMOS，实现P+屏蔽层状态自适应调节：正向导通时，P型侧墙区被正栅压全耗尽形成空穴势垒，P+屏蔽层为浮空电位以降低JFET区电阻；正向阻断时，P+屏蔽层通过P型侧墙区接地，有效降低栅氧化层电场。开关过程中，由于引入的常开型PMOS阈值电压高于器件的米勒平台电压，避免了导通电阻动态退化的产生，本发明在保证双沟槽碳化硅MOSFET器件动态导通电阻不产生退化的前提下，有效提升碳化硅MOSFET器件电流能力并降低导通损耗。

公开(公告)号：CN117174753A

公开(公告)日：2023-12-05

申请号：CN202311112958.5

申请日：2023-08-30

Applicant: 电子科技大学

Inventor： 李轩 ,  杨正羽 ,  吴文广 ,  娄谦 ,  邓小川 ,  张波

IPC: H01L29/78 ,  H01L29/06

Abstract: 本发明提供一种低EMI集成肖特基二极管双沟道的碳化硅MOSFET器件，包括：漏极，N型衬底、N型外延层、槽栅介质、槽栅多晶硅、P+接触区、P‑body区、N+接触区、肖特基接触金属、平面栅多晶硅、平面栅介质、源极；本发明提出的碳化硅MOSFET器件，集成体肖特基二极管，降低了续流损耗，避免双极退化，同时利用肖特基接触区域形成的第二沟道能很好降低器件的导通电阻。P+接触区不仅可以很好的抑制体肖特基二极管在正向导通状态下漏电流，也能削弱槽栅介质层的峰值电场，增加器件击穿电压。同时器件引入的额外栅极和肖特基接触增大了Cgd和Cgs，减小了开关过程中的di/dt和dv/dt，EMI影响小。

公开(公告)号：CN114975612A

公开(公告)日：2022-08-30

申请号：CN202210520596.2

申请日：2022-05-13

Applicant: 电子科技大学

Inventor： 李轩 ,  吴阳阳 ,  赵汉青 ,  娄谦 ,  邓小川 ,  张波

IPC: H01L29/417 ,  H01L29/423 ,  H01L29/739 ,  H01L21/28 ,  H01L21/331

Abstract: 本发明提供一种具有低电磁干扰噪声的SiC沟槽栅IGBT器件及制备方法，属于功率半导体器件技术领域。主要用于在不提高器件生产成本、不增加额外工艺流程、不牺牲器件其他性能的前提下，提升栅极电阻对IGBT开启过程的控制能力，降低器件电压突变dV/dt及电流突变dI/dt噪声。与传统沟槽栅SiC IGBT元胞结构相比，本发明新型SiC元胞结构通过在部分P+欧姆接触区和N+源区上覆盖氧化层和多晶硅栅，在不影响米勒电容CGC的前提下，增加器件的栅极到发射极寄生氧化层电容CGE，有效抑制栅极自充电效应，在IGBT开启过程中实现低损耗及低电磁干扰噪声，降低IGBT模块产生的传导干扰及辐射干扰，增强电力系统运行可靠性。

公开(公告)号：CN114927565A

公开(公告)日：2022-08-19

申请号：CN202210608496.5

申请日：2022-05-31

Applicant: 电子科技大学

Inventor： 李轩 ,  娄谦 ,  王常旺 ,  邓小川 ,  张波

IPC: H01L29/423 ,  H01L29/06 ,  H01L29/10 ,  H01L29/16 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明提供一种集成开基区PNP晶体管的碳化硅MOSFET器件及其制备方法，N‑外延层注入铝离子形成P型基区及P型发射区；铝离子注入形成P+欧姆接触区；氮离子注入形成N+源区；氮离子注入形成N型基区并激活退火；栅氧化层热生长并氮化退火；多晶硅淀积与刻蚀，通过引入PNP晶体管结构实现P型发射区电位可调：在阻断状态及短路状态，PNP晶体管穿通，P型发射区自动钳位保护氧化层，P型发射区与P型基区形成JFET耗尽夹断；在导通状态，PNP晶体管截止，P型发射区浮空，不影响导通电阻，由于P型发射区电位钳位在低电压，器件栅漏电容较小，本发明在增强碳化硅MOSFET器件氧化层及短路可靠性的同时，又保证了器件正向导通特性，降低了器件开关损耗。