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公开(公告)号：CN100578790C
公开(公告)日：2010-01-06
申请号：CN200810148118.3
申请日：2008-12-30
申请人： 电子科技大学 , 深圳市联德合微电子有限公司
IPC分类号： H01L27/06 , H01L21/8249
摘要： BCD半导体器件及其制造方法属于半导体功率器件技术领域。器件包括高压nLIGBT、第一类高压nLDMOS，第二类高压nLDMOS，第三类高压nLDMOS和低压NMOS、PMOS、NPN。半导体器件直接做在单晶衬底上。高压nLIGBT、nLDMOS和低压NPN直接做在单晶p型衬底上，低压NMOS做在p型阱中，低压PMOS做在n型阱中。制作过程不采用外延工艺。在单晶衬底上实现nLIGBT、nLDMOS、低压NMOS、低压PMOS和低压NPN的单片集成。由于没有采用外延工艺，芯片具有较低的制造成本。本发明的nLIGBT器件、nLDMOS器件具有输入阻抗高，输出阻抗低等特点，其构成的高压功率集成电路可以用于消费电子、显示驱动等多种产品中。
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公开(公告)号：CN101452933A
公开(公告)日：2009-06-10
申请号：CN200810148118.3
申请日：2008-12-30
申请人： 电子科技大学 , 深圳市联德合微电子有限公司
IPC分类号： H01L27/06 , H01L21/8249
摘要： BCD半导体器件及其制造方法属于半导体功率器件技术领域。器件包括高压nLIGBT、第一类高压nLDMOS，第二类高压nLDMOS，第三类高压nLDMOS和低压NMOS、PMOS、NPN。半导体器件直接做在单晶衬底上。高压nLIGBT、nLDMOS和低压NPN直接做在单晶p型衬底上，低压NMOS做在p型阱中，低压PMOS做在n型阱中。制作过程不采用外延工艺。在单晶衬底上实现nLIGBT、nLDMOS、低压NMOS、低压PMOS和低压NPN的单片集成。由于没有采用外延工艺，芯片具有较低的制造成本。本发明的nLIGBT器件、nLDMOS器件具有输入阻抗高，输出阻抗低等特点，其构成的高压功率集成电路可以用于消费电子、显示驱动等多种产品中。
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公开(公告)号：CN102790087B
公开(公告)日：2014-10-29
申请号：CN201210248776.6
申请日：2012-07-18
申请人： 电子科技大学 , 东莞电子科技大学电子信息工程研究院
摘要： 一种具有ESD保护功能的nLDMOS器件，属于电子技术领域。本发明在常规nLDMOS器件的漂移区和漏极接触区之间引入制作低压器件的P阱与N阱，迫使ESD电流流经器件更深区域，降低ESD应力下的尖峰功率密度，避免电流集中于器件表面，在大幅改善漏端鸟嘴处的可靠性基础上，改善了器件的散热均匀性，从而提高了器件ESD保护能力。本发明与Bipolar CMOS DMOS工艺兼容，不会不显著增加器件成本。
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公开(公告)号：CN103280458B
公开(公告)日：2015-07-29
申请号：CN201310183169.0
申请日：2013-05-17
申请人： 电子科技大学 , 东莞电子科技大学电子信息工程研究院
摘要： 一种集成电路芯片ESD防护用MOS器件，属于电子技术领域。本发明在不增加器件尺寸、无需消耗更多芯片面积的情况下，通过在源区和衬底接触区之间的下方衬底区域增加若干平行于器件横向方向的条状阱区的方式来增加源区和衬底接触区之间的衬底电阻，从而提高器件的抗静电释放能力；另外，还可以通过调整条状阱区、宽度及相互间的距离来调整器件衬底电阻的大小和改善器件的开启均匀性问题，进一步提高器件的二次击穿电流；同时，本发明的制造工艺与标准CMOS工艺兼容。综上所述，本发明提供的集成电路芯片ESD防护用MOS器件因衬底电阻的增大而具有更强的抗静电释放能力，同时没有增加器件尺寸，不会导致器件成产成本的增加。
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公开(公告)号：CN102832213B
公开(公告)日：2014-10-29
申请号：CN201210317015.1
申请日：2012-08-31
申请人： 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC分类号： H01L27/02 , H01L29/739
摘要： 一种具有ESD保护功能的LIGBT器件，属于功率半导体器件技术领域。本发明在不增加掩膜板和工艺步骤的前提下，通过器件结构和版图优化，提供一种具有ESD保护功能的LIGBT器件。本发明与传统的IGBT器件的不同之处在于本发明不仅在阳极终结端（沟道宽度方向）设置了结终端N+掺杂的N阱接触区（14），并且在P+掺杂的阳极区（9）周围设置了N+掺杂的N阱接触区（8）这种器件结构及版图优化减小了N型缓冲区的寄生电阻，器件寄生PNP管的开启电压有所增加，失效电流较传统IGBT器件单元有20%的显著提高。
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公开(公告)号：CN103633086B
公开(公告)日：2016-05-11
申请号：CN201310703058.8
申请日：2013-12-19
申请人： 电子科技大学
摘要： 本发明涉及半导体器件技术，具体的说是涉及一种用于ESD保护的低触发电压抗闩锁SCR。本发明的一种用于ESD保护的低触发电压抗闩锁SCR，包括P型衬底（1），所述P型衬底1中设置有第一N阱注入区2和P阱注入区4，其特征在于，还包括第二N阱注入区3，所述第二N阱注入区3设置在第二N+型注入区12的下端面，并分别与第二N+型注入区12和P阱注入区4连接。本发明的有益效果为，能有效提高维持电压和降低触发电压，在芯片不上电的情况下拥有较低的触发电压和较强的电流泄放能力，又能在芯片上电后自动提高其维持电压以防止闩锁效应对电路带来的影响，从而对芯片进行动态保护，同时本发明的结构与传统工艺兼容，无需添加额外的掩膜版，成本不会增加。
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公开(公告)号：CN102832213A
公开(公告)日：2012-12-19
申请号：CN201210317015.1
申请日：2012-08-31
申请人： 电子科技大学
IPC分类号： H01L27/02 , H01L29/739
摘要： 一种具有ESD保护功能的LIGBT器件，属于功率半导体器件技术领域。本发明在不增加掩膜板和工艺步骤的前提下，通过器件结构和版图优化，提供一种具有ESD保护功能的LIGBT器件。本发明与传统的IGBT器件的不同之处在于本发明不仅在阳极终结端（沟道宽度方向）设置了结终端N+掺杂的N阱接触区（14），并且在P+掺杂的阳极区（9）周围设置了N+掺杂的N阱接触区（8）这种器件结构及版图优化减小了N型缓冲区的寄生电阻，器件寄生PNP管的开启电压有所增加，失效电流较传统IGBT器件单元有20%的显著提高。
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公开(公告)号：CN101771085A
公开(公告)日：2010-07-07
申请号：CN201010028147.3
申请日：2010-01-20
申请人： 电子科技大学
IPC分类号： H01L29/78 , H01L21/336
摘要： 一种高压半导体器件及其制造方法，属于半导体功率器件技术领域。本发明在现有的具有降场层结构的横向高压DMOS器件结构基础上，在场氧化层(7)和第一导电类型半导体降场层(3)之间增加了一层第二导电类型半导体外延层(5)，同时在第一导电类型半导体体区(6)和第一导电类型半导体衬底(1)之间增加了一层第一导电类型半导体埋层体区(4)。本发明通过外延工艺增加第二导电类型半导体外延层(5)、为器件提供了一个额外的表面导电通道，与常规具有降场层的高压半导体器件相比，本发明提供的高压半导体器件在相同芯片面积的情况下具有更小的导通电阻(或在相同的导通能力的情况下具有更小的芯片面积)。本发明可用于消费电子、显示驱动等产品中。
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公开(公告)号：CN103760444B
公开(公告)日：2016-09-21
申请号：CN201410035373.2
申请日：2014-01-24
申请人： 电子科技大学
IPC分类号： G01R31/00
摘要： 本发明涉及电子技术，具体的说是涉及静电泄放防护中的瞬态检测电路。本发明的一种ESD瞬态检测电路，包括由驱动电阻11和驱动电容12组成的驱动网络1、由反相器PMOS管21和反相器NMOS管22组成的控制网络2；其特征在于，还包括反馈网络3，所述反馈网络3由开关管和反馈电阻31组成，开关管的连接控制网络2的输入端和反馈电阻31的一端、激励端连接控制网络2的输出端，反馈电阻31的另一端接地。本发明的有益效果为，能够有效减小芯片占用面积，提高其输出电压稳定性，延长其导通时间，同时提高了电路的输出电压均匀性，使钳位器件能够更加迅速的开启，并且不需要添加额外掩膜版，还而能减小的芯片占用面积。本发明尤其适用于对ESD脉冲的检测。
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