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公开(公告)号：CN117198995A
公开(公告)日：2023-12-08
申请号：CN202311293622.3
申请日：2023-10-08
Applicant: 福建省晋华集成电路有限公司
IPC: H01L21/768
Abstract: 本申请公开一种半导体器件的形成方法，包括：提供基底；在所述基底表面形成多个第一凸柱；形成保形覆盖各个所述第一凸柱的第一粘合层；在所述第一粘合层表面形成金属层，所述金属层保形覆盖所述第一粘合层；刻蚀所述金属层和所述第一粘合层，以暴露所述第一凸柱的顶部表面；去除所述第一凸柱，以形成所述基底表面的多个第一互连柱，各个所述第一互连柱之间具有间隙。本申请能够保证所得第一互连柱等互连结构的质量，从而可以提升所得半导体器件的性能。
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公开(公告)号：CN118888595A
公开(公告)日：2024-11-01
申请号：CN202411227279.7
申请日：2024-09-03
Applicant: 福建省晋华集成电路有限公司
IPC: H01L29/78 , H01L29/417 , H01L29/423 , H01L23/52 , H01L21/336
Abstract: 本发明提供了一种半导体器件及其制备方法，包括：衬底、若干源极线、若干通道材料柱、若干栅极结构和若干漏极结构，其中若干源极线位于衬底上，若干源极线沿第一方向延伸且沿第二方向彼此间隔排列；若干通道材料柱位于若干源极线上且与源极线连接；栅极结构包括第一部分和第二部分，栅极结构的第一部分沿通道材料柱的侧壁设置，栅极结构的第二部分沿第二方向延伸跨过多条源极线并连接第一部分；若干漏极结构位于通道材料柱上且与通道材料柱连接；本发明能够避免通道位置不居中的影响，从而提高半导体器件的电性能。
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公开(公告)号：CN118737834A
公开(公告)日：2024-10-01
申请号：CN202410831318.8
申请日：2024-06-25
Applicant: 福建省晋华集成电路有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06 , H01L29/417
Abstract: 本发明提供了一种半导体器件及其制备方法，包括：提供衬底，衬底上形成源极结构；形成多个材料柱，多个材料柱至少部分位于源极结构上；依次形成通道层和栅极介质层覆盖材料柱；形成牺牲层填充于每相邻两个材料柱之间；刻蚀去除相邻两个或部分相邻两个材料柱之间的部分牺牲层形成若干第一开口；形成第一隔离材料层填充第一开口；刻蚀去除保留的牺牲层形成若干第二开口；形成栅极结构填充第二开口，第一方向位于相邻两个材料柱之间的部分栅极结构作为栅极子结构；形成漏极结构位于栅极结构的上方，且漏极结构与通道层接触；本发明能够提高器件的可靠性。
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公开(公告)号：CN118248693A
公开(公告)日：2024-06-25
申请号：CN202410538397.3
申请日：2024-04-30
Applicant: 福建省晋华集成电路有限公司
IPC: H01L27/10 , H01L21/822
Abstract: 本申请提供一种半导体结构及其制备方法，涉及半导体技术领域，用于解决三维存储器的第一贯穿结构、第二贯穿结构电连接可靠性差的技术问题，该半导体结构包括衬底；第一堆叠层，设置于衬底之上；第一贯穿结构，设置在第一堆叠层内，第一贯穿结构包括第一侧壁结构和设置于第一侧壁结构上的第一阻障层；隔离层，设置于第一堆叠层之上；接触垫，设置于隔离层内，接触垫完全覆盖第一贯穿结构；第二侧壁结构，设置于接触垫与隔离层之间；第二阻障层，设置于接触垫的侧壁和底面上；第二贯穿结构，设置于接触垫上并至少部分接触接触垫；其中，接触垫的底部尺寸大于第一贯穿结构的顶部尺寸。本申请提供的半导体结构，用于存储数据。
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公开(公告)号：CN119153520A
公开(公告)日：2024-12-17
申请号：CN202411228902.0
申请日：2024-09-03
Applicant: 福建省晋华集成电路有限公司
IPC: H01L29/78 , H01L29/417 , H01L29/423 , H01L23/52 , H01L21/336
Abstract: 本发明提供了一种半导体器件及其制备方法，包括：衬底、若干源极线、若干源极焊盘、若干单元结构、栅极结构和若干漏极结构，其中若干源极线位于衬底上，并沿第一方向延伸且沿第二方向彼此间隔排布；每个源极焊盘位于对应的源极线上且沿第二方向延伸位于相邻源极线之间；若干单元结构沿第一方向和第二方向排布位于源极焊盘上并与源极焊盘连接，且在第一方向上彼此错位的至少两个单元结构位于同一个源极焊盘上；栅极结构沿第二方向延伸，并连接位于同一源极焊盘上的单元结构；若干漏极结构分别位于对应的源极焊盘的上方，且每个漏极结构与对应的源极焊盘连接的单元结构连接；本发明提高半导体器件的电性能。
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Patent Agency Ranking
公开(公告)号：CN118973257A
公开(公告)日：2024-11-15
申请号：CN202411059733.2
申请日：2024-08-02
Applicant: 福建省晋华集成电路有限公司
IPC: H10B12/00
Abstract: 本发明提供了一种半导体存储器的制备方法，应用于半导体技术领域。在本发明中，先在衬底上依次形成支撑堆叠层、第一掩膜层及位于第一区内的通孔，然后去除所述第一区上的所述第一掩膜层，以露出所述第一区中的所述支撑堆叠层，之后再依次形成下电极及位于第一区上的第二掩膜层，并使所述第一区上的支撑堆叠层在所述第二掩膜层的保护下，进一步去除第二区上的第一掩膜层，即通过第一区和第二区上的第一掩膜层分步去除的方式，避免现有技术中采用同步去除第一区和第二区上的第一掩膜层而导致第一区上支撑堆叠层的顶部发生损耗，避免支撑堆叠层的倾倒，提高电容器的稳定性、存储器件的效能及可靠度。
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公开(公告)号：CN118073355A
公开(公告)日：2024-05-24
申请号：CN202410211533.8
申请日：2024-02-26
Applicant: 福建省晋华集成电路有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 本发明公开了一种半导体装置以及其制造方法。半导体装置包括衬底、源极结构、半导体结构、栅极结构以及掺杂半导体层。源极结构设置于衬底上，半导体结构设置在源极结构之上，栅极结构设置在源极结构之上且围绕半导体结构。掺杂半导体层设置在源极结构与半导体结构之间。如此，可达到改善半导体装置操作表现的效果。
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公开(公告)号：CN118042833A
公开(公告)日：2024-05-14
申请号：CN202410184158.2
申请日：2024-02-19
Applicant: 福建省晋华集成电路有限公司
IPC: H10B12/00
Abstract: 本发明提供一种半导体器件的制作方法，包括：提供衬底；在所述衬底上形成第一牺牲层和第一支撑层；进行一第一蚀刻制作工艺，对所述第一支撑层和所述第一牺牲层进行图案化，以形成开口，所述开口贯穿所述第一支撑层和所述第一牺牲层；提供一下电极，其形成在所述开口的侧壁和底面以及所述第一支撑层的表面；提供一覆盖层，其形成在所述第一支撑层表面的所述下电极上，且形成垂悬部分，所述垂悬部分填充所述开口的顶部；进行一第二蚀刻制作工艺，用以移除所述覆盖层、部分的所述下电极、部分的所述第一支撑层和所述第一牺牲层。本发明可以减少对下电极和第一支撑层的过蚀刻，使半导体器件具有更加优良的性能。
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公开(公告)号：CN118973256A
公开(公告)日：2024-11-15
申请号：CN202411059627.4
申请日：2024-08-02
Applicant: 福建省晋华集成电路有限公司
IPC: H10B12/00
Abstract: 本发明提供了一种半导体存储器的制备方法，应用于半导体技术领域。在本发明中，先形成具有通孔的堆叠结构层，然后在所述通孔内形成下电极，并移除部分的所述支撑堆叠层和部分的所述第一硬掩模层，之后再移除剩余的所述第一硬掩模层，以暴露出所述支撑堆叠层，显然，由于本发明中的第一硬掩膜层是在所述支撑堆叠层中的第一牺牲层和第二牺牲层去除之后再去除，因此所述支撑堆叠层在所述第一硬掩膜层的保护下，避免了在所述第一牺牲层和第二牺牲层的去除过程中发生顶部损耗，进而避免了支撑堆叠层发生倾倒的问题，即提高了电容器的稳定性、存储器件的效能及可靠度。
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公开(公告)号：CN118969639A
公开(公告)日：2024-11-15
申请号：CN202411056485.6
申请日：2024-08-02
Applicant: 福建省晋华集成电路有限公司
IPC: H01L21/56 , H01L23/467
Abstract: 本发明提供了一种半导体结构的制备方法，应用于半导体技术领域。在本发明中，通过先在基底上形成多层介质层(如第一介质层)，然后在不同的介质层中依次形成深度、宽度不同的凹槽和通孔，并沿着所述通孔去除部分所述介质层，从而形成由剩余的多层介质层及通孔组成的空气隙结构，并将所述空气隙结构设置在上下相邻的芯片、元件、器件之间，从而达到增强器件制程工艺过程中所产生热量的热扩散，降低制程工艺过程中的高温对芯片、元件、器件的影响，解决器件制程工艺过程中散热性能不佳的问题，提高器件的可靠性。
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