公开(公告)号：CN110462800A

公开(公告)日：2019-11-15

申请号：CN201880019844.7

申请日：2018-04-13

申请人： 索尼半导体解决方案公司

发明人： 津川英信

IPC分类号： H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L27/146

摘要： 本发明涉及可以减少堆叠有两个以上半导体基板的堆叠结构的制造步骤的数量的半导体器件、制造方法、摄像元件和电子设备。半导体器件具有至少第一半导体基板和第二半导体基板堆叠的堆叠结构，在第一半导体基板中，第一布线层堆叠在第一半导体层上，在第二半导体基板中，第二布线层堆叠在第二半导体层上。第一半导体基板和第二半导体基板电气连接且至少穿过第一半导体层的贯通孔形成在嵌入式氧化膜内部，该嵌入式氧化膜是在执行形成于第一半导体层中的半导体元件的元件隔离时形成的。本技术能够应用于例如堆叠式半导体器件。

公开(公告)号：CN117096028A

公开(公告)日：2023-11-21

申请号：CN202311034676.8

申请日：2018-04-13

申请人： 索尼半导体解决方案公司

发明人： 津川英信

IPC分类号： H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L27/146

摘要： 本发明涉及可以减少堆叠有两个以上半导体基板的堆叠结构的制造步骤的数量的半导体器件、制造方法、摄像元件和电子设备。半导体器件具有至少第一半导体基板和第二半导体基板堆叠的堆叠结构，在第一半导体基板中，第一布线层堆叠在第一半导体层上，在第二半导体基板中，第二布线层堆叠在第二半导体层上。第一半导体基板和第二半导体基板电气连接且至少穿过第一半导体层的贯通孔形成在嵌入式氧化膜内部，该嵌入式氧化膜是在执行形成于第一半导体层中的半导体元件的元件隔离时形成的。本技术能够应用于例如堆叠式半导体器件。

公开(公告)号：CN116830270A

公开(公告)日：2023-09-29

申请号：CN202280014376.0

申请日：2022-03-22

申请人： 索尼半导体解决方案公司

发明人： 津川英信 ,  梶川绫子

IPC分类号： H01L27/146

摘要： 提供了一种能够实现SPAD像素的小型化的传感器装置。传感器装置包括第一基板单元和接合到第一基板单元的第二基板单元。第一基板单元包括第一半导体基板和设置在第一半导体基板上的像素区域，在像素区域中，SPAD像素和多个可见光像素混排成阵列。第二基板单元包括面对第一半导体基板的第二半导体基板、设置在第二半导体基板上并连接到SPAD像素的SPAD电路以及设置在第二半导体基板上并连接到多个可见光像素的可见光像素电路。

公开(公告)号：CN118575286A

公开(公告)日：2024-08-30

申请号：CN202280089216.2

申请日：2022-12-28

申请人： 索尼半导体解决方案公司

发明人： 江尻洋一 ,  熊谷隼人 ,  津川英信 ,  中邑良一 ,  田代睦聡 ,  藤崎裕太郎

IPC分类号： H01L31/107 ,  H01L27/146

摘要： 提供了一种具有高操作可靠性的半导体装置。光电检测装置(1)包括半导体基板(11)、光接收部(13)、倍增部(14)、第一电极(16)、第二电极(113X)和电阻器(51)。半导体基板(11)具有彼此面对的第一面(11S1)和第二面(11S2)，并且包括其中多个像素(P)在面内方向上以阵列状布置的像素阵列部(100A)。光接收部(13)针对每个像素(P)设置在半导体基板(11)内部，并且通过光电转换生成与接收到的光量相对应的载流子。倍增部(14)针对每个像素(P)设置在半导体基板(11)的第一面(11S1)上，具有第一导电类型区域(14Y)和第二导电类型区域(14X)的层叠结构，并且使在光接收部(13)中生成的载流子雪崩倍增。第一电极(16)电气联接到倍增部(14)。第二电极(113X)电气联接到光接收部(13)。电阻器(51)包含多晶半导体材料，并且被设置为在面对第一面(11S1)的同时与第一电极(16)接触。

公开(公告)号：CN117080064A

公开(公告)日：2023-11-17

申请号：CN202311035305.1

申请日：2018-04-13

申请人： 索尼半导体解决方案公司

发明人： 津川英信

IPC分类号： H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L27/146

摘要： 本发明涉及可以减少堆叠有两个以上半导体基板的堆叠结构的制造步骤的数量的半导体器件、制造方法、摄像元件和电子设备。半导体器件具有至少第一半导体基板和第二半导体基板堆叠的堆叠结构，在第一半导体基板中，第一布线层堆叠在第一半导体层上，在第二半导体基板中，第二布线层堆叠在第二半导体层上。第一半导体基板和第二半导体基板电气连接且至少穿过第一半导体层的贯通孔形成在嵌入式氧化膜内部，该嵌入式氧化膜是在执行形成于第一半导体层中的半导体元件的元件隔离时形成的。本技术能够应用于例如堆叠式半导体器件。

公开(公告)号：CN112189260A

公开(公告)日：2021-01-05

申请号：CN201980034099.8

申请日：2019-04-19

申请人： 索尼半导体解决方案公司

发明人： 津川英信 ,  中邑良一 ,  石川喜一 ,  高桥洋

IPC分类号： H01L27/146 ,  H01L21/3205 ,  H01L21/60 ,  H01L21/768 ,  H01L23/522 ,  H04N5/369

摘要： 一种成像装置包括第一芯片、支撑基板和第二芯片，所述支撑基板具有在与所述第一芯片相对的区域中的凹入的形状或洞的形状的挖掘部，所述第二芯片被布置在所述支撑基板的所述挖掘部中并且电连接至所述第一芯片，所述第一芯片和/或所述第二芯片具有光电转换功能。

公开(公告)号：CN116982158A

公开(公告)日：2023-10-31

申请号：CN202280020904.3

申请日：2022-01-11

申请人： 索尼半导体解决方案公司

发明人： 冨田知大 ,  财津光一郎 ,  津川英信 ,  山元纯平

IPC分类号： H01L27/146

摘要： 一种固体摄像装置包括第一半导体层、第二半导体层和外部端子。第一半导体层具有像素区域和设置在像素区域周围的外围区域，在像素区域中布置有多个像素。第二半导体层堆叠在第一半导体层上，并且在第二半导体层上设置有与像素连接的像素电路。外部端子设置在开口内部，开口从第一半导体层的外围区域引导至第二半导体层。第一隔离器和第二隔离器设置在固体摄像装置的外围区域中。第一隔离器在外围区域设置在第一半导体层上，并且围绕开口的外围的至少一部分。第二隔离器设置在第二半导体层的与外围区域相对应的区域中，并且围绕开口的外围的至少一部分。

公开(公告)号：CN110462800B

公开(公告)日：2023-08-15

申请号：CN201880019844.7

申请日：2018-04-13

申请人： 索尼半导体解决方案公司

发明人： 津川英信

IPC分类号： H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L27/146

摘要： 本发明涉及可以减少堆叠有两个以上半导体基板的堆叠结构的制造步骤的数量的半导体器件、制造方法、摄像元件和电子设备。半导体器件具有至少第一半导体基板和第二半导体基板堆叠的堆叠结构，在第一半导体基板中，第一布线层堆叠在第一半导体层上，在第二半导体基板中，第二布线层堆叠在第二半导体层上。第一半导体基板和第二半导体基板电气连接且至少穿过第一半导体层的贯通孔形成在嵌入式氧化膜内部，该嵌入式氧化膜是在执行形成于第一半导体层中的半导体元件的元件隔离时形成的。本技术能够应用于例如堆叠式半导体器件。