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公开(公告)号：CN102195618B
公开(公告)日：2015-09-09
申请号：CN201110039457.X
申请日：2011-02-15
Applicant: 罗姆股份有限公司
CPC classification number: G11C14/0072 , H03K3/356008 , H03K3/45 , H03K19/0016
Abstract: 本发明提出了一种数据保持器件，包括：环路结构部分LOOP，使用在环路中连接的多个逻辑门(NAND3和NAND4)来保持数据；非易失性存储部分(NVM)，使用铁电元件的磁滞特性以非易失性方式存储保持在环路结构部分(LOOP)中的数据；电路分离部分(SEP)，用于将环路结构部分(LOOP)与非易失性存储部分(NVM)电分离；以及设置/重置控制器(SRC)，基于存储在非易失性存储部分(NVM)中的数据来产生预定设置信号(SNL)或重置信号(RNL)，其中，根据所述设置信号(SNL)和重置信号(RNL)将多个逻辑门分别设置和重置为任意输出逻辑电平。
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公开(公告)号：CN102195618A
公开(公告)日：2011-09-21
申请号：CN201110039457.X
申请日：2011-02-15
Applicant: 罗姆股份有限公司
CPC classification number: G11C14/0072 , H03K3/356008 , H03K3/45 , H03K19/0016
Abstract: 本发明提出了一种数据保持器件，包括：环路结构部分LOOP，使用在环路中连接的多个逻辑门(NAND3和NAND4)来保持数据；非易失性存储部分(NVM)，使用铁电元件的磁滞特性以非易失性方式存储保持在环路结构部分(LOOP)中的数据；电路分离部分(SEP)，用于将环路结构部分(LOOP)与非易失性存储部分(NVM)电分离；以及设置/重置控制器(SRC)，基于存储在非易失性存储部分(NVM)中的数据来产生预定设置信号(SNL)或重置信号(RNL)，其中，根据所述设置信号(SNL)和重置信号(RNL)将多个逻辑门分别设置和重置为任意输出逻辑电平。
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公开(公告)号：CN102611415B
公开(公告)日：2016-05-18
申请号：CN201110442304.X
申请日：2011-12-21
Applicant: 罗姆股份有限公司
IPC: H03K3/3562
CPC classification number: H03K3/45 , G06F1/3237 , G11C11/22 , G11C11/2275 , G11C29/022 , G11C29/32 , G11C2029/5002 , H03K3/356008 , Y02D10/128
Abstract: 本发明涉及一种控制电路及使用该控制电路的数据保持装置以及一种重置电路，本发明的控制电路10包括：内部时钟生成部(12)，当触发信号(TRIGGER)中出现特定的信号图案时开始生成控制部(11)执行动作需要的内部时钟信号(LCLK)，在至少到控制部(11)完成既定处理为止的期间持续生成内部时钟信号(LCLK)，之后停止生成内部时钟信号(LCLK)；以及控制部(11)，使用内部时钟信号(LCLK)来执行所述既定处理。
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公开(公告)号：CN102611415A
公开(公告)日：2012-07-25
申请号：CN201110442304.X
申请日：2011-12-21
Applicant: 罗姆股份有限公司
IPC: H03K3/3562
CPC classification number: H03K3/45 , G06F1/3237 , G11C11/22 , G11C11/2275 , G11C29/022 , G11C29/32 , G11C2029/5002 , H03K3/356008 , Y02D10/128
Abstract: 本发明涉及一种控制电路及使用该控制电路的数据保持装置以及一种重置电路，本发明的控制电路10包括：内部时钟生成部(12)，当触发信号(TRIGGER)中出现特定的信号图案时开始生成控制部(11)执行动作需要的内部时钟信号(LCLK)，在至少到控制部(11)完成既定处理为止的期间持续生成内部时钟信号(LCLK)，之后停止生成内部时钟信号(LCLK)；以及控制部(11)，使用内部时钟信号(LCLK)来执行所述既定处理。
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