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公开(公告)号：CN116490003A
公开(公告)日：2023-07-25
申请号：CN202210041541.3
申请日：2022-01-14
申请人： 联华电子股份有限公司
摘要： 本发明公开一种存储器阵列，其包含至少一带区域、至少两个子阵列、多个交错的虚设磁存储元件以及多个位线结构。带区域包含多个源极线带和多个字线带，两个子阵列包含多个交错的主动磁存储元件，且两个子阵列被带区域分开。多个交错的虚设磁存储元件设置在带区域内。多个位线结构设置在两个子阵列中，且各位线结构直接连接且设置在多个交错的主动磁存储元件中的至少一个之上。
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公开(公告)号：CN114361201A
公开(公告)日：2022-04-15
申请号：CN202011088594.8
申请日：2020-10-13
申请人： 联华电子股份有限公司
摘要： 本发明公开一种半导体装置，其包括基底、第一介电层、第二介电层以及第三介电层。第一介电层设置在基底上，第一介电层环绕第一金属内连线。第二介电层设置在第一介电层上，环绕插塞以及第二金属内连线，第二金属内连线直接接触第一金属内连线。第三介电层设置在第二介电层上，环绕第一磁隧穿结结构以及第三金属内连线，第三金属内连线直接接触第一磁隧穿结结构以及第二金属内连线，第一磁隧穿结结构直接接触插塞。本发明的半导体装置可整合一般磁性随机存储装置的逻辑区域以及虚设磁性随机存储装置区域，有效缩小布局图案。
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公开(公告)号：CN114335068A
公开(公告)日：2022-04-12
申请号：CN202011058791.5
申请日：2020-09-30
申请人： 联华电子股份有限公司
摘要： 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一磁性隧穿结(magnetic tunneling junction,MTJ)于基底上的MRAM区域，然后形成一第一金属间介电层环绕MTJ，形成一图案化掩模于基底上的逻辑区域，进行氮化制作工艺将部分第一金属间介电层转换为一氮化层于MTJ上，形成第一金属内连线于逻辑区域上，形成一停止层于第一金属间介电层上，形成一第二金属间介电层于停止层上，再形成一第二金属内连线于第二金属间介电层内并连接MTJ。
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公开(公告)号：CN113594087A
公开(公告)日：2021-11-02
申请号：CN202010361265.X
申请日：2020-04-30
申请人： 联华电子股份有限公司
IPC分类号： H01L21/768 , H01L27/22 , H01L23/532
摘要： 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一磁性隧道结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一金属间介电层环绕MTJ，形成第一金属内连线于MTJ旁，形成一停止层于第一金属间介电层上，去除停止层以形成一开口，再形成一通道层于开口内并电连接MTJ以及第一金属内连线。
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公开(公告)号：CN112713239A
公开(公告)日：2021-04-27
申请号：CN201911015837.2
申请日：2019-10-24
申请人： 联华电子股份有限公司
摘要： 本发明公开一种包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，包括：提供半导体结构，包括存储器区域和逻辑区域，其中半导体结构包括第一层间介电层和设置于第一层间介电层上的至少一磁阻式随机存取存储器单元，磁阻式随机存取存储器单元会被设置于存储器区域内；沉积第二层间介电层，覆盖住第一层间介电层和磁阻式随机存取存储器单元；沉积掩模层，顺向性地覆盖住第二层间介电层；施行平坦化制作工艺，以去除位于存储器区域内的该掩模层；以及在施行平坦化制作工艺之后，去除位于逻辑区域内的掩模层。
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公开(公告)号：CN118591258A
公开(公告)日：2024-09-03
申请号：CN202310268720.5
申请日：2023-03-20
申请人： 联华电子股份有限公司
摘要： 本发明公开一种磁性随机存取存储器结构及其制作方法，其中该磁性随机存取存储器结构包含第一介电层；底部电极层，设置于该第一介电层上；自旋轨道耦合层，设置于该底部电极层上；MTJ元件，设置在该自旋轨道耦合层上；顶部电极层，设置在该MTJ元件上；保护层，围绕该MTJ元件和该顶部电极层，该保护层遮盖该自旋轨道耦合层；掩模层，围绕该保护层；以及间隔层，围绕该掩模层与该保护层。
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公开(公告)号：CN112713239B
公开(公告)日：2024-06-04
申请号：CN201911015837.2
申请日：2019-10-24
申请人： 联华电子股份有限公司
摘要： 本发明公开一种包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，包括：提供半导体结构，包括存储器区域和逻辑区域，其中半导体结构包括第一层间介电层和设置于第一层间介电层上的至少一磁阻式随机存取存储器单元，磁阻式随机存取存储器单元会被设置于存储器区域内；沉积第二层间介电层，覆盖住第一层间介电层和磁阻式随机存取存储器单元；沉积掩模层，顺向性地覆盖住第二层间介电层；施行平坦化制作工艺，以去除位于存储器区域内的该掩模层；以及在施行平坦化制作工艺之后，去除位于逻辑区域内的掩模层。
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公开(公告)号：CN115440880A
公开(公告)日：2022-12-06
申请号：CN202110613064.9
申请日：2021-06-02
申请人： 联华电子股份有限公司
摘要： 本发明公开一种磁阻式随机存取存储器元件及其制作方法，其中该制作磁阻式随机存取存储器元件的方法为首先形成第一磁性隧穿结(magnetictunneling junction,MTJ)于基底上，然后形成一第一上电极于该第一MTJ上，再形成一保护层环绕第一MTJ，其中保护层包含V形且该V形的谷点高于第一上电极顶表面。
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公开(公告)号：CN115377283A
公开(公告)日：2022-11-22
申请号：CN202110533886.6
申请日：2021-05-17
申请人： 联华电子股份有限公司
摘要： 本发明公开一种磁阻式随机存取存储器，其主要包含第一阵列区域以及第二阵列区域设于基底上，第一磁性隧穿结(magnetic tunneling junction,MTJ)设于第一阵列区域，第一上电极设于该第一MTJ上，第二MTJ设于该第二阵列区域以及第二上电极设于该第二MTJ上，其中第一上电极与第二上电极包含不同氮对碳比例。
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公开(公告)号：CN112447219B
公开(公告)日：2024-07-23
申请号：CN201910822088.8
申请日：2019-09-02
申请人： 联华电子股份有限公司
IPC分类号： G11C11/16
摘要： 本发明公开一种存储器布局结构，具有多条源极线设置在主动区之间，每条源极线具有多个互生排列的分支分别与两侧的主动区电连接，多条字符线延伸越过多个主动区构成晶体管，多个存储部位设置在该些主动区上以及该些字符线之间并呈交错阵列设置，以及多条位线分别与对应的一个主动区上的所有存储部位电连接，其中每个存储单元包含一个存储部位、分别位于该存储部位两侧的两个该晶体管、以及源极线的两个该分支。
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