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公开(公告)号：CN119521688A
公开(公告)日：2025-02-25
申请号：CN202411461537.8
申请日：2024-10-18
Applicant: 西安电子科技大学芜湖研究院 , 西安电子科技大学
Abstract: 本发明公开了一种基于多沟槽和浮动结的二极管雪崩整型器及其制备方法，该器件包括SiC衬底、SiC外延层、沟槽区、P+区、浮动结区、负电极和正电极；其中，沟槽区设置在SiC外延层的表层，包括均匀分布的多个沟槽；P+区自沟槽区两侧的SiC外延层上表面向下延伸至沟槽区下方，并形成U型结构；P+区的底部向下形成有多个凸起结构；浮动结区设置在SiC外延层内部的中线位置处，包括多个P+型浮动结；P+型浮动结的数量和沟槽的数量以及凸起结构的数量相同；且多个P+型浮动结对应设置在多个沟槽的正下方。该结构设计可以使器件内部电场分布更加均匀，延展了延迟雪崩发生的范围，提升了器件性能，且无需复杂的掺杂工艺。
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公开(公告)号：CN118231479A
公开(公告)日：2024-06-21
申请号：CN202410250075.9
申请日：2024-03-05
Applicant: 西安电子科技大学芜湖研究院 , 西安电子科技大学
IPC: H01L29/861 , H01L29/66 , H01L29/417 , H01L29/08
Abstract: 本发明涉及一种沟槽型SiC‑TVS器件及其制备方法，该器件包括：SiC衬底层；SiC外延层，SiC外延层包括第一基区和若干发射区，第一基区设置于SiC衬底层上，若干发射区间隔设置在所述第一基区上；第一电极，第一电极包括若干发射极和若干基极，每个发射区上设置一发射极，相邻两个发射区之间的第一基区上设置一基极，其中，所有发射极与所有基极短接；第二电极，设置在SiC衬底层的下表面。本发明的器件可以有效地降低正偏P/N结在基区一侧由于少子注入引起的少子堆积，大幅提高了器件的钳位响应速度，使得响应时间达到纳秒级。
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公开(公告)号：CN117832318A
公开(公告)日：2024-04-05
申请号：CN202311810472.9
申请日：2023-12-25
Applicant: 西安电子科技大学芜湖研究院 , 西安电子科技大学
IPC: H01L31/118 , H01L31/0352
Abstract: 本发明提供了一种内嵌梯形浮动结及梯形半超级结的碳化硅辐照探测器，在探测器工作电压不变的情况下，通过在器件灵敏区内设置一层具有梯形横截面特性、不同掺杂类型的半超级结，若干层具有梯形横截面特性、不同掺杂类型的浮动结，使灵敏区体内电场均匀化，提升探测器内部场强，提升探测器的探测效率。内置梯形半超级结可以有效的提升探测器灵敏区深度，使得探测器的探测效率变高；内置梯形浮动结以及梯形半超级结可以降低探测器器件表面电场峰值，从而降低器件表面漏电，减小探测器的本征噪声；将半超级结及浮动结样貌设置为梯形可以加快浮动结、半超级结的耗尽速率，减小梯形浮动结中性区对辐生载流子收集的负面影响，实现低压下辐生载流子的全收集，从而提升探测器的探测效率。
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公开(公告)号：CN117766567A
公开(公告)日：2024-03-26
申请号：CN202410084890.2
申请日：2024-01-19
Applicant: 西安电子科技大学芜湖研究院 , 西安电子科技大学
IPC: H01L29/06 , H01L29/861 , H01L21/329
Abstract: 本发明涉及一种可控型二极管雪崩整型器及其制备方法，雪崩整型器包括：衬底层、N‑外延层、P+外延层、N+区、阴极、第一阳极、第二阳极和氧化层，其中，N+区由P+外延层的部分上表面延伸至P+外延层的内部；第一阳极位于P+外延层上；第二阳极位于N+区上；氧化层位于P+外延层和N+区交界处的上表面，且两端分别与第一阳极、第二阳极接触。通过第二阳极在N+区施加电压，大量电子在衬底层和N+区电势差的作用下，进入P+外延层和N‑外延层之间的P+/N‑结或耗尽层中，为器件发生延迟雪崩提供初始载流子，使得器件发生延迟雪崩，实现器件的可控效果，拓宽了器件的应用场景，提高了器件的性能发挥程度。
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公开(公告)号：CN117832305A
公开(公告)日：2024-04-05
申请号：CN202410034665.8
申请日：2024-01-09
Applicant: 西安电子科技大学芜湖研究院 , 西安电子科技大学
IPC: H01L31/0352 , H01L31/0312 , H01L31/102
Abstract: 本发明涉及内嵌梯形浮动结的碳化硅辐照探测器包括：衬底层、第一掺杂类型外延层、多个梯形浮动结、第二掺杂类型外延层、第一欧姆接触电极、第二欧姆接触电极；将第一欧姆接触电极、第二掺杂类型外延层、第一掺杂类型外延层、衬底层和第二欧姆接触电极自上而下排列，多个梯形浮动结为通过离子注入进行掺杂的方式形成于第一掺杂类型外延层内部的梯形结构，且多个梯形浮动结的掺杂类型与第一掺杂类型外延层的掺杂类型不同；多个梯形浮动结两两之间的间距为2μm～10μm，并且多个梯形浮动结各自的上底边与相邻斜边的夹角范围为22°～90°。上述结构的碳化硅辐照探测器利用多个梯形浮动结使得其内部电场均匀化，并降低浮动结全耗尽所需工作电压，提升整体载流子收集效率，提高电荷收集效率以及探测效率。
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Patent Agency Ranking
公开(公告)号：CN117690965A
公开(公告)日：2024-03-12
申请号：CN202311870666.8
申请日：2023-12-29
Applicant: 西安电子科技大学芜湖研究院 , 西安电子科技大学
IPC: H01L29/78 , H01L29/06 , H01L29/36 , H01L21/336
Abstract: 本发明涉及一种JFET区具有阻挡层的MOSFET及其制备方法，MOSFET包括：衬底层、漂移层、P型基区、P+体区、N+源区、沟道区、侧翼阻挡层和中间阻挡层，其中，侧翼阻挡层位于中间阻挡层的两侧，由漂移层的上表面延伸至漂移层的内部，且侧翼阻挡层的一侧与沟道区接触；侧翼阻挡层的厚度小于中间阻挡层的厚度，掺杂浓度大于中间阻挡层的掺杂浓度。本发明的器件进入短路状态时，PN结产生的耗尽层主要向中间阻挡层的位置扩展，中间阻挡层可以减缓器件的温度积累，提升器件的短路耐受时间，侧翼阻挡层使得器件能够保持较低的导通电阻，本发明提供的MOSFET同时具有良好的导通特性和短路耐受能力。
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公开(公告)号：CN116525686A
公开(公告)日：2023-08-01
申请号：CN202310171593.7
申请日：2023-02-22
Applicant: 西安电子科技大学芜湖研究院 , 西安电子科技大学
IPC: H01L29/861 , H01L29/06 , H01L29/16 , H01L21/329
Abstract: 本发明公开了一种Mesa沟槽终端耦合U型平面结的雪崩型SiC‑TVS器件，包括SiC衬底、SiC外延层、负电极和正电极，SiC衬底的两侧呈对称的台阶状，SiC衬底包括第一上表面、第二上表面和位于第一上表面与第二上表面之间的Mesa侧边，SiC外延层位于第二上表面上，SiC外延层的两侧分别位于第一上表面与第二上表面102之间的侧壁延长线上，SiC外延层包括N‑区、U型平面PN结和P+区，其中，P+区通过离子注入的方式形成在SiC外延层上表面内部，U型平面PN结位于P+区与N‑区之间。本发明通过设计SiC‑TVS器件的两侧呈Mesa沟槽耦合U型平面PN结，有效降低了器件的表面电场，使得雪崩击穿发生在SiC‑TVS器件内部，解决了击穿不稳定的问题，保障了SiC‑TVS的击穿和钳位可靠性。
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公开(公告)号：CN117832272A
公开(公告)日：2024-04-05
申请号：CN202311737713.1
申请日：2023-12-14
Applicant: 西安电子科技大学芜湖研究院 , 西安电子科技大学
IPC: H01L29/78 , H01L21/336 , H01L29/16 , H01L29/10
Abstract: 本发明公开了一种JFET区具有导流层的SiC MOSFET结构及制备方法，结构包括：N‑漂移区层位于N+衬底层的上表面；两个P型基区位于器件两端的N‑漂移区层内；两个P型基区之间形成有JFET区；两个P+体区位于器件两端的P型基区内；两个N+源区位于P型基区内且邻接P+体区；两个沟道区位于P型基区内且邻接N+源区；两个导流层位于JFET区内且邻接沟道区；阻流层位于两个导流层之间的JFET区内；两个源电极位于器件两端的P+体区和N+源区上；栅氧层位于两个N+源区、两个沟道区、两个导流层、阻流层和JFET区上；栅电极位于栅氧层上；漏电极位于N+衬底层的下表面。本发明提升了器件的短路耐受时间。
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公开(公告)号：CN117766568A
公开(公告)日：2024-03-26
申请号：CN202410084935.6
申请日：2024-01-19
Applicant: 西安电子科技大学芜湖研究院 , 西安电子科技大学
IPC: H01L29/06 , H01L29/861 , H01L21/329
Abstract: 本发明涉及一种沟槽二极管雪崩整形器件及其制备方法，N+型衬底层具有斜角侧壁,N‑型外延层的侧壁位于斜角侧壁的延长线上；沟槽区设置于N‑型外延层的上表面下方，沟槽区内间隔设置有若干个沟槽；P+型离子注入区从N‑型外延层的上表面延伸至内部，包括：沟槽注入区和位于沟槽注入区两侧的弧面注入区；沟槽注入区位于沟槽区下方，在沟槽注入区内与沟槽一一对应设置有凸点。本发明通过在P+型离子注入区内设置沟槽注入区并与两侧的弧面注入区相结合，再结合斜角终端特征，弧面注入区与斜角终端形成等效的正斜角结构，缓解了电场集中。若干个凸点进行分压抑制了冶金结拐点位置处的电场集中效应，将电场集中引入体内，利用多点电场集中“准均匀”触发器件。
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公开(公告)号：CN110323283B
公开(公告)日：2024-11-05
申请号：CN201910458067.2
申请日：2019-05-29
Applicant: 西安电子科技大学芜湖研究院
IPC: H01L29/872 , H01L21/329
Abstract: 本发明涉及一种浮结型肖特基势垒二极管，包括：衬底层1；外延层2，位于所述衬底层1上层；浮结层4，位于所述外延层2上层的两侧；绝缘型多晶硅层5，位于所述浮结层4上层；沟槽6，位于所述绝缘型多晶硅层5上层；肖特基接触阴极7，位于所述衬底层1下层；肖特基接触阳极8，覆盖所述外延层2、所述绝缘型多晶硅层5和所述沟槽6。本发明提出的二极管，通过改善浮结型肖特基势垒二极管的工艺步骤，不需要二次生长外延层，增大了器件击穿电压，减小了导通电阻，提升了功率优值，降低了工艺难度和成本。
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