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公开(公告)号：CN108957231B
公开(公告)日：2021-09-14
申请号：CN201810786008.3
申请日：2018-07-17
申请人： 国网辽宁省电力有限公司电力科学研究院 , 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网有限公司
IPC分类号： G01R31/08
摘要： 本发明提供了一种分布式系统及其主机和子机数据交互的方法，当其中一个子机判断系统发生故障时，该子机通过设定的GOOSE报文向主机发送故障录波请求，主机接收到该子机的故障录波请求后，通过设定的GOOSE报文向各子机发送故障录波应答，并向各子机发送故障录波时刻，各子机对各故障录波时刻进行录波，录波完成后，通过TFTP协议向主机发送故障录波报文。实现了子机与主机之间的故障数据的高效通讯，提高了故障数据通讯的效率和可靠性，提高了输电线路故障测距精度，确定了输电线路上故障发生的位置，方便了工作人员对输电线路上发生的故障进行处理，从而保证输电线路的正常输电。
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公开(公告)号：CN110852026A
公开(公告)日：2020-02-28
申请号：CN201911083975.4
申请日：2019-11-07
申请人： 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网有限公司
IPC分类号： G06F30/3315 , G06F30/331
摘要： 本发明涉及一种FPGA及其时序收敛方法，属于FPGA及嵌入式开发技术领域，方法采用ODDR模块使FPGA内部同步采样时钟的路径固定，且走线延时可以预测，方便时序收敛的实现；通过全局时钟资源模块获取基准时钟，对基准时钟进行两路锁相环的时钟偏移调节，用于调整时钟与数据走线的相位关系，通过调节合适的第一时钟偏移和第二时钟偏移，使在FPGA输入数据的路径最大、最小延时范围，以及FPGA输出数据的路径最大、最小延时范围均满足一定条件，从而达到时序收敛。本发明通过两次时钟偏移分别确定了FPGA输出至从芯片的工作时钟，以及输出数据寄存器的同步时钟，分别用于提升FPGA的数据输入接口及数据输出接口的时序收敛余量，以防止发送和接收公用系统时钟导致的时序冲突。
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公开(公告)号：CN112511162B
公开(公告)日：2023-05-02
申请号：CN202011253698.X
申请日：2020-11-11
申请人： 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网有限公司
摘要： 本发明涉及一种模拟量采集动态补偿方法及系统，该补偿方法通过实时计算晶振的实际频率与理论频率的差值，得出需要调整的采样间隔序号和间隔宽度，然后对采样间隔进行动态调整，并对采样序号进行对齐，FPGA以外接B码对时源作为秒脉冲基准，实时更新当前晶振的实际频率，并动态调整采样间隔。在本发明的技术方案中，FPGA以外接B码对时源作为秒脉冲基准，实时更新当前晶振的实际频率，并动态调整采样间隔，最大限度的保障模拟量采集的可靠稳定。
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公开(公告)号：CN112946552A
公开(公告)日：2021-06-11
申请号：CN202110126767.9
申请日：2021-01-29
申请人： 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网有限公司
摘要： 本发明公开了一种电流互感器二次侧断线检测方法及装置，电流互感器与ADC采样芯片之间并联设置有检测电流源和数字电位器，其中方法包括：连续调整数字电位器阻抗值；获取ADC采样芯片的检测电压值；判断ADC采样芯片的检测电压值是否随数字电位器线性变化；当ADC采样芯片的检测电压值随数字电位器线性变化时，判定集成采样电阻未断线；当ADC采样芯片的检测电压值未随数字电位器线性变化时，判定集成采样电阻断线。通过对数字电位器阻抗值进行调整，判断ADC采样芯片检测电压值是否随数字电位器阻抗值变化，以实现对电流互感器二次侧是否断线的判定，如发生断线则开放保护出口回路，跳开相应开关，把断线对电力系统的影响降到最小。
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公开(公告)号：CN110852026B
公开(公告)日：2023-10-20
申请号：CN201911083975.4
申请日：2019-11-07
申请人： 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网有限公司
IPC分类号： G06F30/3315 , G06F30/331
摘要： 本发明涉及一种FPGA及其时序收敛方法，属于FPGA及嵌入式开发技术领域，方法采用ODDR模块使FPGA内部同步采样时钟的路径固定，且走线延时可以预测，方便时序收敛的实现；通过全局时钟资源模块获取基准时钟，对基准时钟进行两路锁相环的时钟偏移调节，用于调整时钟与数据走线的相位关系，通过调节合适的第一时钟偏移和第二时钟偏移，使在FPGA输入数据的路径最大、最小延时范围，以及FPGA输出数据的路径最大、最小延时范围均满足一定条件，从而达到时序收敛。本发明通过两次时钟偏移分别确定了FPGA输出至从芯片的工作时钟，以及输出数据寄存器的同步时钟，分别用于提升FPGA的数据输入接口及数据输出接口的时序收敛余量，以防止发送和接收公用系统时钟导致的时序冲突。
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公开(公告)号：CN112511162A
公开(公告)日：2021-03-16
申请号：CN202011253698.X
申请日：2020-11-11
申请人： 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网有限公司
摘要： 本发明涉及一种模拟量采集动态补偿方法及系统，该补偿方法通过实时计算晶振的实际频率与理论频率的差值，得出需要调整的采样间隔序号和间隔宽度，然后对采样间隔进行动态调整，并对采样序号进行对齐，FPGA以外接B码对时源作为秒脉冲基准，实时更新当前晶振的实际频率，并动态调整采样间隔。在本发明的技术方案中，FPGA以外接B码对时源作为秒脉冲基准，实时更新当前晶振的实际频率，并动态调整采样间隔，最大限度的保障模拟量采集的可靠稳定。
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公开(公告)号：CN112213629A
公开(公告)日：2021-01-12
申请号：CN202011089003.9
申请日：2020-10-13
申请人： 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网有限公司
IPC分类号： G01R31/3181 , G01R31/3177 , G06F15/78
摘要： 本发明涉及一种基于FPGA的沿变缓慢信号的检测预警方法及系统，利用沿变缓慢信号进入FPGA芯片后，会造成寄存器输出值在0与1之间随机变化的特性，根据实验分析结果，提出检测并预警这种渐变信号的方法及系统。本发明所提供的检测方法利用信号沿变缓慢造成数字信号状态不确定来检测该信号，通过大量的实验样本获得对应模型的概率分布参数，通过模型分析获得检测门限，最终给出检测结果并预警，实现了沿变缓慢信号的自动、实时检测并预警，降低了装置误动的风险，提高了继电保护装置运行的稳定性和可靠性。
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公开(公告)号：CN109388529B
公开(公告)日：2023-10-20
申请号：CN201710672439.2
申请日：2017-08-08
申请人： 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网公司
摘要： 本发明提供了一种继电保护CPU主板性能检测方法及系统，该检测系统包括上位机、测试管理装置、辅助测试装置，上位机与测试管理装置连接，测试管理装置用于与待测CPU主板连接，FPGA辅助模块用于通过背板总线与待测CPU主板连接；上位机用于发送CPU主板性能测试命令；测试管理装置用于接收上位机发送的测试指令，向待测CPU主板转发测试命令，接收CPU主板测试结果，向上位机转发测试结果。本发明实现了CPU板卡硬件功能模块的自动测试，提高了检测效率和检测结果的准确率，节省了人力物力成本，减少测试过程中的人为错误，极大缩短产品的生产调试周期。
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公开(公告)号：CN112235068A
公开(公告)日：2021-01-15
申请号：CN202011095779.1
申请日：2020-10-14
申请人： 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司
摘要： 本发明涉及一种用于分布式电力系统的主从机同步方法及装置，从机通过从主机下发的同步命令报文中提取绝对时间，实现对从机的晶振进行调整，从而实现从机与主机的晶振间隔同步，使得主机和从机之间不依赖对时，同时能够完成同步采样、同步定值整定的任务。
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公开(公告)号：CN108920394A
公开(公告)日：2018-11-30
申请号：CN201810524941.3
申请日：2018-05-28
申请人： 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司
摘要： 本发明提供了一种背板串行总线通讯方法及系统，将其中一个板卡设置为总线上的主节点，将其中至少两个板卡设置为总线上的次节点，并为各节点配置对应的令牌号，各次节点将对应的令牌号注册到主节点里；当有节点发送数据时，主节点发送对应的令牌号到总线上，各节点接收总线上的令牌号并与自身的令牌号比较，当比较一致时，对应的节点发送数据。本发明实时性好、处理性强、硬件结构简单，且易于实现，适合目前多CPU板卡之间大数据量传输的要求。数据在总线上传输时，不需要处理器参与，降低了处理器负荷，可移植性好；节点发送数据的优先级可调，各节点的令牌号可根据需要灵活配置，各节点的令牌号可以是不连续的正整数，通用性好。
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