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公开(公告)号：CN110690134B
公开(公告)日：2022-07-01
申请号：CN201910861852.2
申请日：2019-09-12
申请人： 长江存储科技有限责任公司
摘要： 本发明提供了一种多站式沉积工艺的串气检测方法、设备及可读存储介质，串气检测方法包括如下步骤：提供一多站式沉积设备，通过多站式沉积设备对一枚或多枚晶圆进行多站式沉积工艺，多站式沉积设备具有位于同一腔室中的多个用于容纳多枚晶圆进行多站式沉积工艺的站位；对晶圆表面沉积的薄膜进行薄膜均匀性检测；对多站式沉积工艺中所供给的工艺气体进行流量检测；根据薄膜均匀性检测和供气流量检测的结果判断多站式沉积工艺的过程中是否出现串气。本发明通过引入一种新的多站式沉积工艺的串气检测方法、设备及可读存储介质，通过进行薄膜均匀性检测及供气流量检测，及时发现多站式沉积工艺过程中出现的串气，从而确保了薄膜沉积质量以及产品良率。
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公开(公告)号：CN110808250A
公开(公告)日：2020-02-18
申请号：CN201910970324.0
申请日：2019-10-12
申请人： 长江存储科技有限责任公司
发明人： 左明光
IPC分类号： H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
摘要： 本发明提供一种三维存储器结构及其制备方法，制备方法包括：提供半导体衬底，形成叠层结构，于叠层结构中形成沟道孔，于沟道孔的内壁上形成功能侧壁层，于功能侧壁层表面形成沟道层，形成牺牲间隙；于牺牲间隙内形成与叠层结构中的绝缘介质层相接触的无氟金属栅层，本发明无需制备栅极材料的阻挡层，将高介电常数介质层制备在沟道孔侧壁，无需减小无氟金属栅层的高度便可以缩小单层牺牲层的高度，减小了器件电阻，可以缩小整个叠层结构的高度，提高晶体管的开关速度，并减小栅极的漏电流，同时，栅极材料阻挡层的去除以及高介电常数介质层的改进，可以降低对器件造成的压力，提高器件的延展性，更适用于层数越来越多的器件，提高器件性能。
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公开(公告)号：CN110690134A
公开(公告)日：2020-01-14
申请号：CN201910861852.2
申请日：2019-09-12
申请人： 长江存储科技有限责任公司
摘要： 本发明提供了一种多站式沉积工艺的串气检测方法、设备及可读存储介质，串气检测方法包括如下步骤：提供一多站式沉积设备，通过多站式沉积设备对一枚或多枚晶圆进行多站式沉积工艺，多站式沉积设备具有位于同一腔室中的多个用于容纳多枚晶圆进行多站式沉积工艺的站位；对晶圆表面沉积的薄膜进行薄膜均匀性检测；对多站式沉积工艺中所供给的工艺气体进行流量检测；根据薄膜均匀性检测和供气流量检测的结果判断多站式沉积工艺的过程中是否出现串气。本发明通过引入一种新的多站式沉积工艺的串气检测方法、设备及可读存储介质，通过进行薄膜均匀性检测及供气流量检测，及时发现多站式沉积工艺过程中出现的串气，从而确保了薄膜沉积质量以及产品良率。
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公开(公告)号：CN109148461A
公开(公告)日：2019-01-04
申请号：CN201810940288.9
申请日：2018-08-17
申请人： 长江存储科技有限责任公司
发明人： 左明光
IPC分类号： H01L27/11551 , H01L27/11578
摘要： 本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：半导体衬底；阵列结构，位于半导体衬底上，阵列结构包括位于半导体衬底上方的栅叠层结构、以及贯穿栅叠层结构的多个导电通道；以及接触层，包括沉积形成的金属硅化物，位于半导体衬底中，其中，接触层分别与形成在半导体衬底中的有源区以及导电通道接触。该3D存储器件在衬底中形成接触层，减少了导电通道与衬底中有源区之间的接触电阻，从而为存储单元串的互联提供了很好的条件。
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公开(公告)号：CN107527794A
公开(公告)日：2017-12-29
申请号：CN201710773959.2
申请日：2017-08-31
申请人： 长江存储科技有限责任公司
IPC分类号： H01L21/02 , H01L27/11524 , H01L27/11551 , H01L27/1157 , H01L27/11578
CPC分类号： H01L21/02068 , H01L27/11524 , H01L27/11551 , H01L27/1157 , H01L27/11578
摘要： 本申请实施例提供了一种3D NAND存储器的金属栅制备方法，该方法中在采用液相化学刻蚀方法去除掉层叠结构中的氮化硅层后，在向横向沟槽阵列中的各个横向沟槽内填充金属介质前，去除液相化学刻蚀氮化硅过程中产生的聚集在横向沟槽阵列开口处的刻蚀副产物。因该聚集在横向沟槽阵列开口处的刻蚀副产物被去除，增大了沟槽开口处的尺寸，为后续金属栅填充过程中的反应气体提供了通畅的扩散通道，避免在金属栅填充过程中横向沟槽提前封口，使得反应气体能够不断通入结构深处进行反应沉积，获得良好的金属栅横向填充性能。
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公开(公告)号：CN115224108A
公开(公告)日：2022-10-21
申请号：CN202210790423.2
申请日：2019-10-12
申请人： 长江存储科技有限责任公司
IPC分类号： H01L29/06 , H01L27/11521 , H01L27/11551 , H01L27/11568 , H01L27/11578
摘要： 本发明提供一种三维存储器结构，该三维存储器结构包括半导体衬底，位于半导体衬底上的堆叠结构，堆叠结构包括交替设置的栅极层及绝缘介质层；沿垂直于半导体衬底的方向穿过堆叠结构的沟道孔及阵列共源极结构，沟道孔与阵列共源极结构之间具有间距；位于半导体衬底内的源极区域；阵列共源极结构包括内芯和包围内芯的外层，内芯包括多晶硅填充层；外层包括金属层，外层与源极区域电连接。本发明的阵列共源极结构包括外层和内芯的结构，可以通过内芯的填充实现器件整体应力、电阻、漏电等情况的改善，提高器件速度，优化器件性能。
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公开(公告)号：CN110797343B
公开(公告)日：2022-05-27
申请号：CN201910966859.0
申请日：2019-10-12
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
摘要： 本发明提供一种三维存储器结构及其制备方法，制备方法包括如下步骤：提供半导体衬底，形成叠层结构，并于叠层结构中形成沟道孔，形成功能侧壁层，形成沟道层，形成栅极间隙，去除所述牺牲层形成牺牲间隙；于牺牲间隙内形成栅极层；以及于形成有栅极层的叠层结构上制备绝缘盖层，且绝缘盖层与栅极间隙形成间隙腔。通过上述方案，本发明在栅极间隙中制备间隙腔，进一步在间隙腔内壁制备包覆栅极层的漏电材料抑制层，从而可以有利于栅极漏电流的减小，并减小材料制备所带来的应力，进而减小整个器件结构的应力，采用背面刻蚀等工艺制备背面连接引出区，从背面连线实现与正面连线响应的功能。
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公开(公告)号：CN110714189B
公开(公告)日：2022-01-07
申请号：CN201910945179.0
申请日：2019-09-30
申请人： 长江存储科技有限责任公司
IPC分类号： C23C16/14 , C23C16/56 , H01L21/768 , H01L23/532
摘要： 本发明实施例公开了一种金属钨的沉积方法，所述方法包括：形成钨形核层；基于所述钨形核层沉积第一钨生长层；对所述第一钨生长层执行退火工艺；在退火后的所述第一钨生长层上沉积第二钨生长层。本发明实施例还公开了一种基于所述沉积方法形成的金属钨的沉积结构。
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公开(公告)号：CN110714189A
公开(公告)日：2020-01-21
申请号：CN201910945179.0
申请日：2019-09-30
申请人： 长江存储科技有限责任公司
IPC分类号： C23C16/14 , C23C16/56 , H01L21/768 , H01L23/532
摘要： 本发明实施例公开了一种金属钨的沉积方法，所述方法包括：形成钨形核层；基于所述钨形核层沉积第一钨生长层；对所述第一钨生长层执行退火工艺；在退火后的所述第一钨生长层上沉积第二钨生长层。本发明实施例还公开了一种基于所述沉积方法形成的金属钨的沉积结构。
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公开(公告)号：CN107591358B
公开(公告)日：2019-02-22
申请号：CN201710771660.3
申请日：2017-08-31
申请人： 长江存储科技有限责任公司
IPC分类号： H01L21/768
摘要： 本发明公开了一种互连结构及其制作方法和半导体器件的制作方法，包括：提供一衬底结构，其中，衬底结构刻蚀有沟槽；沿沟槽的内壁依次沉积阻挡层和种子层的叠层；控制种子层背离阻挡层一侧表面吸附等离子体；对叠层形成的凹槽内进行连线材料填充；对衬底结构具有沟槽一侧表面进行平坦化处理，以在凹槽内形成互连线。在进行连线材料填充之前，对种子层背离阻挡层一侧表面吸附等离子体，通过优化种子层背离阻挡层一侧表面吸附等离子体的区域，进而通过等离子体抑制凹槽的宽度较小的区域连线材料的生长速度，而避免凹槽的宽度较小的区域被封死，使得凹槽内连线材料填充更加饱满，消除连线材料填充中的空洞缺陷。
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