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公开(公告)号：CN103973312B
公开(公告)日：2017-11-10
申请号：CN201410042365.0
申请日：2014-01-28
申请人： 阿尔特拉公司
IPC分类号： H03M9/00
CPC分类号： H03M9/00 , H04J3/047 , H04J3/0608 , H04L7/0012 , H04L25/14
摘要： 串行通道中的每个接收器电路均生成与主时钟信号对齐的同步时钟信号以允许无损坏地将数据同步传送到主时钟域上。每个接收器电路中的串并转换器电路响应于同步时钟信号中的一个同步时钟信号将串行数据信号转换为并行数据信号。相位检测电路基于同步时钟信号和主时钟信号之间的相位偏移生成相移的指示。时钟信号生成电路基于相移的指示提供对同步时钟信号的相位的调节。串并转换器电路基于对同步时钟信号的相位的调节来调节由并行数据信号所指示的比特的位置。
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公开(公告)号：CN102460582B
公开(公告)日：2016-05-04
申请号：CN201080030078.8
申请日：2010-04-02
申请人： 阿尔特拉公司
CPC分类号： G06F17/5045 , G06F2217/84 , H03K19/17724 , H03K19/17732
摘要： 提供了一种集成电路。该IC包括具有可编程逻辑单元阵列的第一区域。IC还包括并入IC中的并且与第一区域通信的第二区域。第二区域包括标准逻辑单元和基本单元。在一个实施例中，标准逻辑单元被装配或互联从而容纳已知协议。基本单元包括可配置逻辑从而适应由基本单元支持的新兴通信协议的修改。在一个实施例中，第二区域能够被嵌入到第一区域中。在另一个实施例中，围绕第一区域的周界定义第二区域。可配置逻辑可以包括具有金属掩模可编程互联的混合逻辑元件，以便随着新兴通信协议演变和修改，IC能够被修改从而提供协议中的变化。在另一个实施例中，通过以特定应用空间为目标的全新功能代替初始功能，通用设备能够被定制，例如，用40G/100G以太网和Interlaken(用于有线线路的应用)代替初始功能例如PCI Express(用于基于计算的应用)。还提供了设计集成电路的方法。
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公开(公告)号：CN102187590B
公开(公告)日：2014-06-11
申请号：CN200980140730.9
申请日：2009-10-07
申请人： 阿尔特拉公司
IPC分类号： H04B1/40
CPC分类号： H04B1/005 , G06F13/385 , H04L69/12 , H04L69/18
摘要： 本公开的实施例包括多协议收发器，其包括接收和/或发射电路的可配置布置。示例收发器可以被选择性地配置以有效地发射和/或接收数据通信，所述数据通信对应于多个高速通信协议中选择的一个。公开的另一更具体的实施例包括通过全链路物理编码子层(“PCS”)电路的可配置数据路径，PCS电路包括全链路时钟补偿、编码/解码、和加扰/解扰电路和通路条带化/去条带电路；可配置数据路径还包括全通路电路，该电路包括时钟补偿、编码/解码、接收块同步和物理介质接入子层(“PMA”)电路，可配置数据路径还包括耦合到物理介质相关(“PMD”)子层电路的比特复用/解复用电路。
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公开(公告)号：CN107800438B
公开(公告)日：2021-05-07
申请号：CN201710982070.5
申请日：2014-01-28
申请人： 阿尔特拉公司
摘要： 串行通道中的每个接收器电路均生成与主时钟信号对齐的同步时钟信号以允许无损坏地将数据同步传送到主时钟域上。每个接收器电路中的串并转换器电路响应于同步时钟信号中的一个同步时钟信号将串行数据信号转换为并行数据信号。相位检测电路基于同步时钟信号和主时钟信号之间的相位偏移生成相移的指示。时钟信号生成电路基于相移的指示提供对同步时钟信号的相位的调节。串并转换器电路基于对同步时钟信号的相位的调节来调节由并行数据信号所指示的比特的位置。
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公开(公告)号：CN107800438A
公开(公告)日：2018-03-13
申请号：CN201710982070.5
申请日：2014-01-28
申请人： 阿尔特拉公司
CPC分类号： H03M9/00 , H04J3/047 , H04J3/0608 , H04L7/0012 , H04L25/14
摘要： 串行通道中的每个接收器电路均生成与主时钟信号对齐的同步时钟信号以允许无损坏地将数据同步传送到主时钟域上。每个接收器电路中的串并转换器电路响应于同步时钟信号中的一个同步时钟信号将串行数据信号转换为并行数据信号。相位检测电路基于同步时钟信号和主时钟信号之间的相位偏移生成相移的指示。时钟信号生成电路基于相移的指示提供对同步时钟信号的相位的调节。串并转换器电路基于对同步时钟信号的相位的调节来调节由并行数据信号所指示的比特的位置。
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公开(公告)号：CN103973312A
公开(公告)日：2014-08-06
申请号：CN201410042365.0
申请日：2014-01-28
申请人： 阿尔特拉公司
IPC分类号： H03M9/00
CPC分类号： H03M9/00 , H04J3/047 , H04J3/0608 , H04L7/0012 , H04L25/14
摘要： 串行通道中的每个接收器电路均生成与主时钟信号对齐的同步时钟信号以允许无损坏地将数据同步传送到主时钟域上。每个接收器电路中的串并转换器电路响应于同步时钟信号中的一个同步时钟信号将串行数据信号转换为并行数据信号。相位检测电路基于同步时钟信号和主时钟信号之间的相位偏移生成相移的指示。时钟信号生成电路基于相移的指示提供对同步时钟信号的相位的调节。串并转换器电路基于对同步时钟信号的相位的调节来调节由并行数据信号所指示的比特的位置。
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公开(公告)号：CN102460582A
公开(公告)日：2012-05-16
申请号：CN201080030078.8
申请日：2010-04-02
申请人： 阿尔特拉公司
CPC分类号： G06F17/5045 , G06F2217/84 , H03K19/17724 , H03K19/17732
摘要： 提供了一种集成电路。该IC包括具有可编程逻辑单元阵列的第一区域。IC还包括并入IC中的并且与第一区域通信的第二区域。第二区域包括标准逻辑单元和基本单元。在一个实施例中，标准逻辑单元被装配或互联从而容纳已知协议。基本单元包括可配置逻辑从而适应由基本单元支持的新兴通信协议的修改。在一个实施例中，第二区域能够被嵌入到第一区域中。在另一个实施例中，围绕第一区域的周界定义第二区域。可配置逻辑可以包括具有金属掩模可编程互联的混合逻辑元件，以便随着新兴通信协议演变和修改，IC能够被修改从而提供协议中的变化。在另一个实施例中，通过以特定应用空间为目标的全新功能代替初始功能，通用设备能够被定制，例如，用40G/100G以太网和Interlaken(用于有线线路的应用)代替初始功能例如PCI Express(用于基于计算的应用)。还提供了设计集成电路的方法。
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公开(公告)号：CN102187590A
公开(公告)日：2011-09-14
申请号：CN200980140730.9
申请日：2009-10-07
申请人： 阿尔特拉公司
IPC分类号： H04B1/40
CPC分类号： H04B1/005 , G06F13/385 , H04L69/12 , H04L69/18
摘要： 本公开的实施例包括多协议收发器，其包括接收和/或发射电路的可配置布置。示例收发器可以被选择性地配置以有效地发射和/或接收数据通信，所述数据通信对应于多个高速通信协议中选择的一个。公开的另一更具体的实施例包括通过全链路物理编码子层(“PCS”)电路的可配置数据路径，PCS电路包括全链路时钟补偿、编码/解码、和加扰/解扰电路和通路条带化/去条带电路；可配置数据路径还包括全通路电路，该电路包括时钟补偿、编码/解码、接收块同步和物理介质接入子层(“PMA”)电路，可配置数据路径还包括耦合到物理介质相关(“PMD”)子层电路的比特复用/解复用电路。
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