-
公开(公告)号：CN104769594B
公开(公告)日：2020-06-05
申请号：CN201380057708.4
申请日：2013-11-14
申请人： 高通股份有限公司
IPC分类号： G06F30/392 , G06F30/347
摘要： 硬宏(208、308、500)包括限定硬宏区域的外周并且具有顶部和底部以及从顶部到底部的硬宏厚度，硬宏包括延伸穿过从顶部到底部的硬宏厚度的多个通路孔(216、318、404)。同样，集成电路(200、300)具有顶部层(202、302)、底部层(210、310)和至少一个中部层(206、306)，顶部层(202、302)包括顶部层导电迹线，中部层包括硬宏(208、308)，以及底部层(210、310)包括底部层导电迹线，其中顶部层导电迹线通过延伸穿过硬宏(208、308、500)的通路孔(216、318、404)被连接到底部层导电迹线。
-
公开(公告)号：CN105683864B
公开(公告)日：2017-05-31
申请号：CN201480057939.X
申请日：2014-10-15
申请人： 高通股份有限公司
CPC分类号： G11C5/02 , G06F1/3225 , G06F1/3275 , G11C5/025 , G11C5/063 , H01L24/89 , H01L27/0688 , H01L2924/1434 , H04L49/101 , H04L49/109 , Y02D10/13 , Y02D10/14
摘要： 公开了具有垂直存储器部件(64)的单片式三维(3D)集成电路(IC)(3DIC)。具有用于块间布线的紧密间距的垂直单片式层间过孔(MIV)(68)和每个层(62)处用于块存取的复用器(70)的3D存储器交叉开关(66)架构被用来缩短整个导体的长度并且减少阻容(RC)延迟。对这样的长的交叉开关的消除减少了交叉开关的RC延迟并且通常改善性能和速度。此外，对长的水平交叉开关的消除使得导体布线更容易。具有其小的行程长度的MIV可以在不需要转发器的情况下工作(不同于长的交叉开关)，并且控制逻辑单元可以被用来基于使用配置存储体。
-
公开(公告)号：CN104937596A
公开(公告)日：2015-09-23
申请号：CN201380071377.X
申请日：2013-11-27
申请人： 高通股份有限公司
IPC分类号： G06F17/50
CPC分类号： G06F17/5072 , G06F1/32 , G06F1/3287 , G06F17/5045 , G06F17/505 , G06F17/5068 , G06F17/5077 , G06F2217/62 , G11C5/14 , H01L23/5226 , H01L2924/0002 , H03K19/0008 , H01L2924/00
摘要： 本发明的示例性实施例涉及用于设计用于集成电路的时钟分布网络(34)的系统和方法。实施例识别时钟偏移的关键来源，严格控制时钟的时序并将该时序构建到总体时钟分布网络和集成电路设计中。所公开的实施例将时钟分布网络(CDN)，即时钟发生电路、接线、缓冲和寄存器，与逻辑的其余部分分离，以改进时钟树设计并减小面积占用。在一个实施例中，CDN被分离到3D集成电路(31)的单独的层(34)，并且CDN经由高密度层间通孔(13)而被连接到(多个)逻辑层。实施例对于具有单片式3D集成电路的实施方式尤其有利。
-
公开(公告)号：CN104937596B
公开(公告)日：2016-08-24
申请号：CN201380071377.X
申请日：2013-11-27
申请人： 高通股份有限公司
IPC分类号： G06F17/50
CPC分类号： G06F17/5072 , G06F1/32 , G06F1/3287 , G06F17/5045 , G06F17/505 , G06F17/5068 , G06F17/5077 , G06F2217/62 , G11C5/14 , H01L23/5226 , H01L2924/0002 , H03K19/0008 , H01L2924/00
摘要： 本发明的示例性实施例涉及用于设计用于集成电路的时钟分布网络(34)的系统和方法。实施例识别时钟偏移的关键来源，严格控制时钟的时序并将该时序构建到总体时钟分布网络和集成电路设计中。所公开的实施例将时钟分布网络(CDN)，即时钟发生电路、接线、缓冲和寄存器，与逻辑的其余部分分离，以改进时钟树设计并减小面积占用。在一个实施例中，CDN被分离到3D集成电路(31)的单独的层(34)，并且CDN经由高密度层间通孔(13)而被连接到(多个)逻辑层。实施例对于具有单片式3D集成电路的实施方式尤其有利。
-
公开(公告)号：CN105683864A
公开(公告)日：2016-06-15
申请号：CN201480057939.X
申请日：2014-10-15
申请人： 高通股份有限公司
CPC分类号： G11C5/02 , G06F1/3225 , G06F1/3275 , G11C5/025 , G11C5/063 , H01L24/89 , H01L27/0688 , H01L2924/1434 , H04L49/101 , H04L49/109 , Y02D10/13 , Y02D10/14
摘要： 公开了具有垂直存储器部件(64)的单片式三维(3D)集成电路(IC)(3DIC)。具有用于块间布线的紧密间距的垂直单片式层间过孔(MIV)(68)和每个层(62)处用于块存取的复用器(70)的3D存储器交叉开关(66)架构被用来缩短整个导体的长度并且减少阻容(RC)延迟。对这样的长的交叉开关的消除减少了交叉开关的RC延迟并且通常改善性能和速度。此外，对长的水平交叉开关的消除使得导体布线更容易。具有其小的行程长度的MIV可以在不需要转发器的情况下工作(不同于长的交叉开关)，并且控制逻辑单元可以被用来基于使用配置存储体。
-
公开(公告)号：CN104769594A
公开(公告)日：2015-07-08
申请号：CN201380057708.4
申请日：2013-11-14
申请人： 高通股份有限公司
IPC分类号： G06F17/50
摘要： 硬宏(208、308、500)包括限定硬宏区域的外周并且具有顶部和底部以及从顶部到底部的硬宏厚度，硬宏包括延伸穿过从顶部到底部的硬宏厚度的多个通路孔(216、318、404)。同样，集成电路(200、300)具有顶部层(202、302)、底部层(210、310)和至少一个中部层(206、306)，顶部层(202、302)包括顶部层导电迹线，中部层包括硬宏(208、308)，以及底部层(210、310)包括底部层导电迹线，其中顶部层导电迹线通过延伸穿过硬宏(208、308、500)的通路孔(216、318、404)被连接到底部层导电迹线。
-
-
-
-
-
搜索结果
6 条记录 (耗时 0.023 秒)
