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公开(公告)号：CN101924545A
公开(公告)日：2010-12-22
申请号：CN201010149514.5
申请日：2010-03-16
IPC分类号： H03K19/007 , H03K19/0175
CPC分类号： G01R31/3177
摘要： 本发明涉及预充电的逻辑中的错误检测。集成电路2被提供有多米诺骨牌逻辑，该多米诺骨牌逻辑包括推测节点22和检验器节点24。预充电电路36预充电所述推测节点和所述检验器节点两者。逻辑电路26根据输入信号值为所述推测节点和所述检验器节点提供放电路径。评估控制线路28、30首先将所述推测节点耦合到所述逻辑电路并且接着在此之后将所述检验器节点耦合到所述逻辑电路以便如果到所述逻辑电路26的输入信号具有适当的值则这些节点可以被放电。当所述推测节点和所述检验器节点不是两者都被放电或者两者都未被放电这两种情况之一时，错误检测电路32检测错误。
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公开(公告)号：CN101924545B
公开(公告)日：2014-09-24
申请号：CN201010149514.5
申请日：2010-03-16
IPC分类号： H03K19/007 , H03K19/0175
CPC分类号： G01R31/3177
摘要： 本发明涉及预充电的逻辑中的错误检测。集成电路2被提供有多米诺骨牌逻辑，该多米诺骨牌逻辑包括推测节点22和检验器节点24。预充电电路36预充电所述推测节点和所述检验器节点两者。逻辑电路26根据输入信号值为所述推测节点和所述检验器节点提供放电路径。评估控制线路28、30首先将所述推测节点耦合到所述逻辑电路并且接着在此之后将所述检验器节点耦合到所述逻辑电路以便如果到所述逻辑电路26的输入信号具有适当的值则这些节点可以被放电。当所述推测节点和所述检验器节点不是两者都被放电或者两者都未被放电这两种情况之一时，错误检测电路32检测错误。
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公开(公告)号：CN101800471B
公开(公告)日：2014-06-18
申请号：CN201010113359.1
申请日：2010-02-03
申请人： 密执安大学评议会
IPC分类号： H02M3/07
CPC分类号： G06F21/556 , Y10T307/76
摘要： 本发明提供一种用于隐藏相关联处理电路的功率消耗特性的隔离电路及方法。该隔离电路包含多个子电路及控制电路。每一子电路包含：电容器，被配置为在所述电容器与所述电源之间提供第一连接的第一开关，被配置为在所述电容器与所述处理电路的输出之间提供第二连接的第二开关，被配置为跨越所述电容器提供第三连接以对所述电容器进行部分地放电的第三开关；控制电路被配置为控制多个子电路，以使在每一子电路中，第一开关、第二开关及第三开关被按照重复序列置于活动状态；所述多个子电路中的每一个进一步包含：比较器，其被配置为当在第三开关的活动状态期间达到跨越所述电容器的预定非零电压差时，将第三开关置于打开状态。
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公开(公告)号：CN101414783B
公开(公告)日：2012-03-28
申请号：CN200810215740.1
申请日：2008-09-09
申请人： 密执安大学评议会
CPC分类号： H03K19/00361 , Y10T307/696 , Y10T307/729
摘要： 本发明涉及片上电源电压调整。一种集成电路(100)，其具有功率调整电路(104)，用于主动调整第一电源轨道Vdd及第二电源轨道Vss之间的电压差，该第一电源轨道Vdd及第二电源轨道Vss用于为处理电路(102)提供电功率。一电压调整电容器Ca具有连接到第一电源轨道Vdd的一个端；及选择性地连接到第二电源轨道Vss或第三电源轨道Vdda的第二端。一旦电压感测电路106检测到电压欠冲，则电容器Ca连接到第三电源轨道Vdda，以便转储电容器Ca中的至少一部分电荷CaVdda到第一电源轨道Vdd以抵抗电压下降。在正常操作期间，电荷累积在电容器Ca中。提供一附加负载装置T2以便一旦检测到过冲即降低电压差。
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公开(公告)号：CN101414783A
公开(公告)日：2009-04-22
申请号：CN200810215740.1
申请日：2008-09-09
申请人： 密执安大学评议会
CPC分类号： H03K19/00361 , Y10T307/696 , Y10T307/729
摘要： 本发明涉及片上电源电压调整。一种集成电路(100)，其具有功率调整电路(104)，用于主动调整第一电源轨道Vdd及第二电源轨道Vss之间的电压差，该第一电源轨道Vdd及第二电源轨道Vss用于为处理电路(102)提供电功率。一电压调整电容器Ca具有连接到第一电源轨道Vdd的一个端；及选择性地连接到第二电源轨道Vss或第三电源轨道Vdda的第二端。一旦电压感测电路106检测到电压欠冲，则电容器Ca连接到第三电源轨道Vdda，以便转储电容器Ca中的至少一部分电荷CaVdda到第一电源轨道Vdd以抵抗电压下降。在正常操作期间，电荷累积在电容器Ca中。提供一附加负载装置T2以便一旦检测到过冲即降低电压差。
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公开(公告)号：CN101800471A
公开(公告)日：2010-08-11
申请号：CN201010113359.1
申请日：2010-02-03
申请人： 密执安大学评议会
IPC分类号： H02M3/07
CPC分类号： G06F21/556 , Y10T307/76
摘要： 本发明提供一种用于隐藏相关联处理电路的功率消耗特性的隔离电路及方法。该隔离电路包含多个子电路及控制电路。每一子电路包含：电容器，被配置为在所述电容器与所述电源之间提供第一连接的第一开关，被配置为在所述电容器与所述处理电路的输出之间提供第二连接的第二开关，被配置为跨越所述电容器提供第三连接以对所述电容器进行部分地放电的第三开关；控制电路被配置为控制多个子电路，以使在每一子电路中，第一开关、第二开关及第三开关被按照重复序列置于活动状态；所述多个子电路中的每一个进一步包含：比较器，其被配置为当在第三开关的活动状态期间达到跨越所述电容器的预定非零电压差时，将第三开关置于打开状态。
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公开(公告)号：CN101552275A
公开(公告)日：2009-10-07
申请号：CN200910129917.0
申请日：2009-04-01
申请人： 密执安大学评议会
发明人： Y·李 , M·J·维科夫斯基 , D·T·布劳夫 , D·M·C·赛尔韦斯特
IPC分类号： H01L27/105 , H01L27/115 , H01L29/92 , H01L29/94 , G11C16/10 , G11C16/26
CPC分类号： G11C16/0416 , G11C16/0441 , G11C2216/10 , H01L27/0629 , H01L27/0805 , H01L27/11521 , H01L27/11526 , H01L27/11558 , H01L28/40
摘要： 本发明涉及一种存储器单元结构，使用该存储器单元结构的存储器件以及具有该存储器件的集成电路。该存储器单元结构包含具有浮置栅极节点的读取晶体管；连接至该浮置栅极节点且具有第一编程端子的隧穿电容器；连接至该浮置栅极节点及具有第二编程端子的耦合电容器叠柱，该耦合电容器叠柱包含串联布置在该浮置栅极节点及该第二编程端子之间的至少两个耦合电容器，该耦合电容器叠柱具有比该隧穿电容器更大的电容；在编程操作期间，在该第一编程端子及该第二编程端子间建立电压差，以造成发生电荷隧穿通过该隧穿电容器，以致在该编程操作后，电荷储存在该浮置栅极节点中；在读取操作期间，该读取晶体管被激活以产生指示储存在该浮置栅极节点中的电荷的输出信号。
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公开(公告)号：CN101552275B
公开(公告)日：2013-01-23
申请号：CN200910129917.0
申请日：2009-04-01
申请人： 密执安大学评议会
发明人： Y·李 , M·J·维科夫斯基 , D·T·布劳夫 , D·M·C·赛尔韦斯特
IPC分类号： H01L27/105 , H01L27/115 , H01L29/92 , H01L29/94 , G11C16/10 , G11C16/26
CPC分类号： G11C16/0416 , G11C16/0441 , G11C2216/10 , H01L27/0629 , H01L27/0805 , H01L27/11521 , H01L27/11526 , H01L27/11558 , H01L28/40
摘要： 本发明涉及一种存储器单元结构，使用该存储器单元结构的存储器件以及具有该存储器件的集成电路。该存储器单元结构包含具有浮置栅极节点的读取晶体管；连接至该浮置栅极节点且具有第一编程端子的隧穿电容器；连接至该浮置栅极节点及具有第二编程端子的耦合电容器叠柱，该耦合电容器叠柱包含串联布置在该浮置栅极节点及该第二编程端子之间的至少两个耦合电容器，该耦合电容器叠柱具有比该隧穿电容器更大的电容；在编程操作期间，在该第一编程端子及该第二编程端子间建立电压差，以造成发生电荷隧穿通过该隧穿电容器，以致在该编程操作后，电荷储存在该浮置栅极节点中；在读取操作期间，该读取晶体管被激活以产生指示储存在该浮置栅极节点中的电荷的输出信号。
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公开(公告)号：CN100401262C
公开(公告)日：2008-07-09
申请号：CN200480007338.4
申请日：2004-02-26
IPC分类号： G06F11/16
CPC分类号： G06F1/3237 , G06F1/3203 , G06F1/3287 , G11C2207/2281 , Y02D10/126 , Y02D10/128 , Y02D10/171
摘要： 集成电路包括多个处理级，每个处理级包括处理逻辑(2)、无延迟锁存器(4)、延迟锁存器(8)和比较器(6)。无延迟锁存器(4)在无延迟捕获时间从处理逻辑(2)捕获输出。在以后的延迟捕获时间，延迟锁存器(8)也捕获来自处理逻辑(2)的值。比较器(6)比较这些值，并且如果它们不相等，则指示无延迟值捕获得太快，并且应该由延迟值代替。紧接着无延迟值的捕获，该无延迟值被传递到随后的处理级，并相应地使用错误恢复机制来抑制随后处理级已发生的错误处理，诸如在重新启动时钟之前选通时钟，并使正确信号值可通过随后的处理逻辑传播。调节集成电路的操作参数，诸如时钟频率、工作电压、体偏压、温度等，以便以增加总体性能的方式维持有限的非零出错率。
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公开(公告)号：CN100449651C
公开(公告)日：2009-01-07
申请号：CN200480007396.7
申请日：2004-03-17
CPC分类号： G06F1/3237 , G06F1/3203 , G06F1/3287 , G11C2207/2281 , Y02D10/126 , Y02D10/128 , Y02D10/171
摘要： 提供一种用于存储数据的存储器，包括：快速数据读取机构，可用于从所述存储器读取数据值，以便产生从所述存储器输出供进一步处理的快速读取结果；慢速数据读取机构，可用于从所述存储器读取所述数据值，以便产生在所述快速读取结果已被输出供进一步处理之后可用的慢速读取结果，所述慢速数据读取机构在读取所述数据值时比所述快速数据读取机构更不易出错；比较器，可用于比较所述快速读取结果与所述慢速读取结果，以便检测所述快速读取结果是否与所述慢速读取结果不同；以及差错修复逻辑，可用于在所述比较器检测到所述快速读取结果不同于所述慢速读取结果时抑制采用所述快速读取结果的所述进一步处理，输出所述慢速读取结果来取代所述快速读取结果，以及根据所述慢速读取结果重新开始所述进一步处理。
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