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公开(公告)号：CN114254847B
公开(公告)日：2025-02-25
申请号：CN202011012792.6
申请日：2020-09-23
Applicant: 长鑫存储技术有限公司
Inventor： 王柏皓
IPC: G06Q10/0639 , G06Q50/04 , G06F16/25
Abstract: 本发明实施例提供一种数据整合分析系统及数据整合分析方法，数据整合分析系统包括：第一获取模块，用于获取机台事件数据；第二获取模块，用于获取生产事件数据；数据处理模块，数据处理模块与第一获取模块及第二获取模块连接，获取每一产品的原始加工时间及每批产品的产能指标；分析模块，分析模块与数据处理模块连接，分析模块用于获取每批产品的产能指标与每一产品的原始加工时间之间的第一匹配关系。因此，通过产能指标能够对生产状况进行全局分析；通过第一匹配关系能够核查到相匹配的原始加工时间，进而对具体生产状况进行深入分析；从而提高数据分析的效率和准确性。
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公开(公告)号：CN112670269B
公开(公告)日：2025-02-25
申请号：CN201910981688.9
申请日：2019-10-16
Applicant: 长鑫存储技术有限公司
IPC: H01L23/538 , H10B12/00 , H01L21/768
Abstract: 本发明提供一种阶梯型字线结构及其制备方法，其包括导电层，所述导电层的顶端呈中间高两边低的阶梯型构型。本发明阶梯型字线结构在降低字线结构的电阻的同时还能够避免产生GIDL效应。
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公开(公告)号：CN112652593B
公开(公告)日：2025-02-25
申请号：CN201910958246.2
申请日：2019-10-10
Applicant: 长鑫存储技术有限公司
Inventor： 章中杰
IPC: H01L23/48 , H01L23/528 , H01L21/768
Abstract: 本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。所述半导体结构包括：基底；第一导电结构，位于所述基底表面；布线层，沿垂直于所述基底的方向嵌入所述基底与所述第一导电结构之间，且所述布线层沿平行于所述基底的方向延伸出所述第一导电结构；第一插塞，沿垂直于所述基底的方向延伸，所述第一插塞的一端与所述布线层延伸出所述第一导电结构的端部电连接、另一端用于与外部电路连接。本发明解决了切割道尺寸缩小而导致的绕线不易布局的问题，避免了结构布局易违反设计原则的问题，确保了半导体结构后续测试结果的可靠性和稳定性。
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公开(公告)号：CN112185960B
公开(公告)日：2025-02-25
申请号：CN201910594978.8
申请日：2019-07-03
Applicant: 长鑫存储技术有限公司
Inventor： 刘志拯
IPC: H10B12/00
Abstract: 本公开提供了一种存储装置、凹陷沟道阵列晶体管及其制备方法，属于存储技术领域。该凹陷沟道阵列晶体管包括有源区和栅极结构。其中，有源区设置有凹槽通道，所述有源区包括阱区和源漏区；栅极结构包括栅极和栅极绝缘层，所述栅极和所述栅极绝缘层填充于所述凹槽通道中，且所述栅极绝缘层隔离所述有源区和所述栅极；其中，所述栅极绝缘层包括第一栅极绝缘层和第二栅极绝缘层，所述第一栅极绝缘层设于所述第二栅极绝缘层靠近所述凹槽通道的槽口的一侧，所述第二栅极绝缘层设于所述第一栅极绝缘层远离所述凹槽通道的槽口的一侧；所述第一栅极绝缘层的介电常数小于所述第二栅极绝缘层的介电常数。该凹陷沟道阵列晶体管能够提高阈值电压的均一性。
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公开(公告)号：CN111769089B
公开(公告)日：2025-02-25
申请号：CN201910263283.1
申请日：2019-04-02
Applicant: 长鑫存储技术有限公司
Inventor： 吴秉桓
IPC: H01L23/48 , H01L23/535 , H01L23/31 , H01L21/60
Abstract: 本发明实施例涉及一种半导体结构及其制造方法，半导体结构包括：第一半导体单元以及位于第一半导体单元内的第一TSV结构，第一半导体单元顶部表面露出第一TSV结构；位于第一半导体单元顶部表面的层间接合层，层间接合层内具有互连结构，互连结构包括至少一层导电层，互连结构具有顶端和与所述顶端相对的底端，且第一TSV结构与所述互连结构的底端相接触；位于层间接合层表面的第二半导体单元，第二半导体单元与第一半导体单元分别位于层间接合层相对的两侧，第二半导体单元内具有第二TSV结构，第二TSV结构与互连结构的顶端相接触。本发明实施例提供的半导体结构的整体厚度薄，且有利于减小半导体结构的电阻值，改善半导体结构的性能。
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Patent Agency Ranking
公开(公告)号：CN115241072B
公开(公告)日：2025-02-21
申请号：CN202110440019.8
申请日：2021-04-23
Applicant: 长鑫存储技术有限公司
Inventor： 范增焰
IPC: H01L21/48 , H01L23/498
Abstract: 本发明涉及封装技术领域，尤其涉及一种半导体封装结构及其形成方法。所述封装结构的形成方法包括如下步骤：提供基板；于所述基板上形成多条相互独立的导电走线，相邻所述导电走线之间具有暴露所述基板的沟槽；氧化所述导电走线的侧壁，形成阻挡层；形成至少填充满所述沟槽的阻焊层。本发明通过氧化导电走线的侧壁形成阻挡层，一方面通过所述阻挡层能够阻挡导电走线中导电粒子的电迁移，降低相邻所述导电走线之间发生短路的概率；另一方面，直接通过氧化导电走线形成阻挡层，工艺简单，简化了半导体封装结构的制程步骤，提高了半导体封装结构的生产效率。
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公开(公告)号：CN114204919B
公开(公告)日：2025-02-21
申请号：CN202010985337.8
申请日：2020-09-18
Applicant: 长鑫存储技术有限公司
IPC: H03K5/00
Abstract: 本申请提供一种延时电路和延时结构。该电路包括：第一延迟单元，用于对一脉冲信号的上升沿和/或下降沿进行延迟，其输入端接收脉冲信号，其输出端输出第一延迟信号，第二延迟单元，用于对第一延迟信号进行延迟，其输入端连接于第一延迟单元的输出端，其输出端输出第二延迟信号，记第二延迟信号的上升沿与脉冲信号的上升沿之间的延迟时间为上升沿延迟时间，记第二延迟信号的下降沿与脉冲信号的下降沿之间的延迟时间为下降沿延迟时间，上升沿延迟时间和/或下降沿延迟时间随第一参数变化的变化值在第一范围内，第一参数包括延时电路的制造工艺、供电电压波和工作温度中的至少一项。
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公开(公告)号：CN116083883B
公开(公告)日：2025-02-14
申请号：CN202310066962.6
申请日：2023-01-12
Applicant: 长鑫存储技术有限公司
Inventor： 张占
IPC: C23C16/46 , C23C16/458
Abstract: 本申请涉及半导体技术领域，公开了一种反应腔，包括腔体和位于腔体内的加热装置，加热装置包括载台、加热模组、升降组件以及吹扫模组。载台具有承载面，承载面的中心部位用于放置待加热的晶圆。升降组件用于驱动晶圆相对载台移动，以使晶圆与承载面之间间隔设置或晶圆与承载面之间接触。加热模组用于对承载面加热，以使承载面温度升高。吹扫模组包括多个吹扫孔，多个吹扫孔沿承载面的周向分布于载台的边缘，多个吹扫孔突出于载台的承载面设置，吹扫孔用于对载台的承载面的中心部位吹扫气体，气体背向承载面流动。本申请公开的反应腔，可使得晶圆受热更加均匀，从而降低晶圆变形的风险。
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公开(公告)号：CN112420688B
公开(公告)日：2025-02-11
申请号：CN201910779459.9
申请日：2019-08-22
Applicant: 长鑫存储技术有限公司
Inventor： 许杞安
IPC: H10D89/60
Abstract: 本发明实施例涉及静电保护电路设计，公开了一种静电保护电路，包括：静电保护模块；输入输出端、电源端以及接地端；所述静电保护模块包括第一NMOS晶体管、第一电容及第一电阻，所述第一NMOS晶体管的源极和衬底均与所述输入输出端连接、漏极与所述接地端连接；所述第一电容的第一端与所述接地端连接、第二端与所述第一NMOS晶体管的栅极连接；所述第一电阻的第一端与所述输入输出端连接、第二端与所述第一NMOS晶体管的栅极连接。本发明中，所述静电保护电路能够在不影响内部电路工作的同时，有效实现内部电路的静电保护。
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公开(公告)号：CN116454050B
公开(公告)日：2025-02-07
申请号：CN202310244695.7
申请日：2023-03-09
Applicant: 长鑫存储技术有限公司
IPC: H01L23/48 , H01L23/31 , H01L21/768
Abstract: 本申请实施例提供一种半导体封装结构及其形成方法，该封装结构包括：第一芯片，所述第一芯片包括第一接触结构以及与所述第一接触结构电连接的第一硅通孔；所述第一芯片的背面具有沟槽，所述沟槽暴露所述第一接触结构；第二芯片，所述第二芯片包括第二接触结构；所述第一芯片和所述第二芯片通过所述第一接触结构与所述第二接触结构键合，构成具有空气隙的所述封装结构。
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