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公开(公告)号：CN101111822B
公开(公告)日：2010-12-15
申请号：CN200680003441.0
申请日：2006-01-27
Applicant: 横河电机株式会社
IPC: G06F11/18
CPC classification number: G06F11/1683 , G05B19/0428 , G05B2219/24173 , G05B2219/24186 , G05B2219/24187 , G05B2219/25014 , G05B2219/25428 , G06F11/0796 , G06F11/1633 , G06F11/1637 , G06F11/1654 , G06F2201/88
Abstract: 一种信息处理设备包括相互独立执行相同处理的第一装置和第二装置。该信息处理设备包括第一判定单元，其在第一装置中根据第一装置和第二装置各自生成的状态来判定所述信息处理设备的状态；第二判定单元，其在第二装置中根据第一装置和第二装置各自生成的状态来判定所述信息处理设备的所述状态；发送部分，其将所述第一判定单元的判定结果发送至所述第二装置；以及核对部分，其把所述第一判定单元和所述第二判定单元的判定结果通过所述第二装置进行核对，当两判定结果不一致时判定为异常。
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公开(公告)号：CN100573499C
公开(公告)日：2009-12-23
申请号：CN200610171933.2
申请日：2006-11-17
Applicant: 英特尔公司
IPC: G06F15/173 , H04L29/06
CPC classification number: G06F11/1683 , G06F11/1637
Abstract: 描述并请求保护通过在每个设备上产生请求、比较这些请求、并向服务节点提交匹配的请求来以锁步的模式运行两个或多个设备的方法。还描述并请求保护了采用所述方法的冗余执行系统。
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公开(公告)号：CN1677357A
公开(公告)日：2005-10-05
申请号：CN200510059569.6
申请日：2005-03-30
Applicant: 惠普开发有限公司
CPC classification number: G06F11/1683 , G06F9/3851 , G06F9/3861 , G06F11/1482 , G06F11/1645 , G06F11/1691
Abstract: 一种松散锁步的非确定性处理器(PA、PB、PC)。一些示范性的实施例可以是一种基于处理器的方法，包括：执行用户程序的故障容错拷贝，用户程序的一次拷贝在实施非确定性执行的第一处理器(PA、PB、PC)中执行，用户程序的复制拷贝在实施非确定性执行的第二处理器(PA、PB、PC)中执行，在第一处理器和第二处理器(PA、PB、PC)中的执行不采用逐周期的锁步方式。
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公开(公告)号：CN1639691A
公开(公告)日：2005-07-13
申请号：CN03805711.5
申请日：2003-08-07
Applicant: 西门子公司
IPC: G06F11/16
CPC classification number: G06F11/1691 , G06F11/1683
Abstract: 对于冗余的系统一再规定了等同构造的处理器插件板，这些处理器插件板以锁步运行来工作。实现锁步系统的基本前提是所有包含在插件板中的部件的，即CPU、芯片组、主存储器等等的确定性特性。确定性的特性在此意味着，如果部件在等同的时刻获得等同的激励，这些部件则在无故障的情况下在等同的时刻提供等同的结果。确定性的特性此外还以采用时钟同步的接口为前提。在系统中异步的接口在许多情况下促成某种时间的不清晰度，由此不能维持系统的时钟同步的总特性。为了仍然能够执行锁步运行，本发明规定了一种用于同步外部事件的方法，这些外部事件输送给一个处理器(CPU)和影响该处理器(CPU)，据此将这些外部事件暂存，并在指令执行中的等同的位置上给该处理器演示，其中，避免了由现代处理器并行执行指令的能力所产生的问题，其方式是在达到指令执行中的所希望的位置之前禁止处理器的并行执行，并随后以单步模式准确地达到该位置。
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公开(公告)号：CN101213522A
公开(公告)日：2008-07-02
申请号：CN200680021365.6
申请日：2006-06-29
Applicant: 英特尔公司
IPC: G06F11/16
CPC classification number: G06F11/165 , G06F11/1641 , G06F11/1658 , G06F11/1683
Abstract: 公开了用于降低时钟同步双模冗余系统中的不可纠正错误率的装置和方法的实施例。在一个实施例中，该装置包括两个处理器内核、微校验器、全局校验器以及故障逻辑。微校验器用于检测来自一个内核中的结构的值是否与来自另一内核中的相应结构的值相匹配。全局校验器用于检测两个内核之间的时钟同步故障。故障逻辑用于如果存在时钟同步故障，而校验器检测到不匹配，则使这两个内核重新同步。
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Patent Agency Ranking
公开(公告)号：CN101111824A
公开(公告)日：2008-01-23
申请号：CN200680003713.7
申请日：2006-01-27
Applicant: 横河电机株式会社
IPC: G06F11/18
CPC classification number: G06F11/1683 , G06F9/3879 , G06F11/0796 , G06F11/1633 , G06F11/1637 , G06F11/1654 , G06F2201/88
Abstract: 一种信息处理设备包括各自独立地执行相同处理的第一装置和第二装置。该信息处理设备包括用于获取第一装置状态的第一状态获取部分、用于获取第二装置状态的第二状态获取部分、用于把由第一状态获取部分获取的第一状态和由第二状态获取部分获取的第二状态进行比较的状态比较部分、用于如果所比较的状态不同则选择第一状态或第二状态的状态选择部分、以及根据在第一装置和第二装置中获取的状态来生成公共事件的事件生成部分。
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公开(公告)号：CN100361096C
公开(公告)日：2008-01-09
申请号：CN200510124326.6
申请日：2005-11-28
Applicant: 阿尔卡特公司
CPC classification number: G06F11/185 , G06F11/1633 , G06F11/1683
Abstract: 一种使用带内置逻辑的一个多端口RAM的、运行在一个多处理器配置中的交叉比较方案。它提供一个快速和简单的数据交叉比较方法。多端口RAM单元可以插入到主处理器单元的母板上，而不需要外部硬件或连线。一种用于交叉比较的方法和系统，其具有第一层缓冲存储器，其具有用于存储来自于第一处理器的信息的一个第一存储区域和用于存储来自于第二处理器的信息的一个第二存储区域，以及具有一个第三和第四存储区域的第二层缓冲存储器，在此每个存储区域存储来自于第一和第二存储区域的信息。第一、第二、第三和第四存储区域具有一个或多个只是为其各自的存储区域分配的缓冲存储器。
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公开(公告)号：CN1326042C
公开(公告)日：2007-07-11
申请号：CN03147299.0
申请日：2003-07-14
Applicant: 日本电气株式会社
IPC: G06F11/18
CPC classification number: G06F11/1687 , G06F11/1641 , G06F11/1679 , G06F11/1683 , G06F11/184
Abstract: 一种锁步同步容错计算机系统，包括多个具有一处理器和一存储器的计算模块，其中每个计算模块在互相同步中执行同一指令串。在每个计算模块的各个处理器访问外部总线的状态下，当检测不一致时，如果在包括每个计算模块的系统中没有检测到故障时，将一中断通知所有的所述处理器。通过调整访问的响应时间来恢复在每个计算模块中的同步，每个处理器通过一中断来执行该访问。
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公开(公告)号：CN1690970A
公开(公告)日：2005-11-02
申请号：CN200510079205.4
申请日：2005-03-30
Applicant: 惠普开发有限公司
CPC classification number: G06F11/1658 , G06F9/52 , G06F11/1641 , G06F11/1645 , G06F11/165 , G06F11/1683 , G06F11/1687 , G06F11/184 , G06F11/185 , G06F11/3404 , G06F11/3476 , G06F11/3495 , G06F11/3636 , G06F11/366 , G06F2201/88
Abstract: 在处理器(PA，PB，PC)之间交换信息的方法和系统。至少一些说明性的实施例可以是一种方法，包括在多个处理器(PA，PB，PC).之间交换信息，通过：把第一数据(由第一处理器(PA，PB，PC))写入到逻辑设备(18，20，22，24)，然后由第一个处理器(PA，PB，PC)继续处理用户程序，把第二数据(由第二处理器(PA，PB，PC))写入逻辑设备(18，20，22，24)，然后由第二处理器(PA，PB，PC)继续处理用户程序，并且在所有处理器(PA，PB，PC)已经把它们各自的数据写入逻辑设备(18，20，22，24)之后，把第一和第二数据(由逻辑设备(18，20，22，24))写入第一和第二处理器(PA，PB，PC)的每一个上。
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公开(公告)号：CN1558848A
公开(公告)日：2004-12-29
申请号：CN01823823.8
申请日：2001-11-22
Applicant: 西门子公司
CPC classification number: G06F11/1497 , B61L21/00 , G06F11/1625 , G06F11/1641 , G06F11/1683
Abstract: 在本发明控制安全苛刻的铁路运行过程的方法中，将程序分为系统软件(V，PMS)和铁路管理专用软件(BO)。通过在信号技术可靠的计算机(SR*)上运行的系统软件，从外部采集影响控制的指令(K)和提示(M)并送至商用计算机(R1，R2)，在商用计算机中运行如按照各铁路运行规定所预给定的实际过程控制。铁路管理专用程序的执行两个通道地并行或串行实现，其中，检查商用计算机是否分别得到相同的结果在信号技术可靠的计算机中进行。只要可靠识别出商用计算机至少两次提供一致的处理结果，由可靠计算机向待控制过程(BA)提供输出(SB)；否则将至该过程部件(W，S)的连接在信号技术上可靠分离。本发明优点在于，信号技术上可靠的计算机总可使用相同的系统软件，而铁路管理专用软件可系统软件无关地分开开发和检验。由此，与现有技术相比节省大量费用和时间，而不影响安全性。
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