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公开(公告)号：CN103562873B
公开(公告)日：2016-10-26
申请号：CN201280026468.7
申请日：2012-06-18
Applicant: 国际商业机器公司
IPC: G06F9/50
CPC classification number: G06F9/50 , G06F11/008 , G06F11/1645 , G06F11/188
Abstract: 一种用于在计算机系统中保持可靠性的方法、系统和计算机程序产品。在一个示例性实施例中，所述方法包括：通过第一组处理器执行第一数据计算，该第一组处理器具有第一计算机处理器架构。该方法通过耦合到第一组处理器的第二处理器执行第二数据计算来继续，第二处理器具有第二计算机处理器架构，第一计算机处理器架构与第二计算机处理器架构不同。最后，该方法包括在第一组处理器和第二处理器在运行的同时基于至少一个度量动态地分配第一组处理器和第二处理器的计算资源，使得优化第一数据计算和第二数据计算的精度和处理速度。
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公开(公告)号：CN1287284C
公开(公告)日：2006-11-29
申请号：CN200410045173.1
申请日：2004-04-21
Applicant: 日本电气株式会社
CPC classification number: G06F13/4027 , G06F11/1443 , G06F11/1645 , G06F2213/0026
Abstract: 彼此交叉链接的存储器桥接器(16，26)和/O桥接器(18，28)中的每一个具有依照PCI-Express接口执行数据发送和接收的接口电路部件。每一接口电路部件具有通信错误处理部件。当在从I/O桥接器(18)那里接收的数据中出现错误的时候，存储器桥接器(16)的通信错误处理部件取消所接收数据并且向存储器桥接器(26)发送通信错误信号。当接收到该通信错误信号的时候，存储器桥接器(26)停止接收数据。然后，存储器桥接器(16)的通信错误处理部件请求I/O桥接器(18)重新发送数据。
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公开(公告)号：CN1794195A
公开(公告)日：2006-06-28
申请号：CN200510022911.5
申请日：2005-12-21
Applicant: 日本电气株式会社
Inventor： 水谷文俊
CPC classification number: G06F11/1645 , G06F5/12 , G06F11/1679 , G06F2205/126
Abstract: 容错计算机能够在短时间内执行数据流量控制处理。容错计算机包括每一个都具有CPU子系统和IO子系统的一对双重系统。双重系统的IO子系统通过交叉链路相互连接。CPU系统具有入站接收缓冲器，其接收从IO子系统发送的数据，并且当接收的数据量达到第一阈值时，将第一信号发送到IO子系统，并且当接收的数据量达到大于第一阈值的第二阈值时，将第二信号发送到IO子系统。IO子系统具有：IO I/F控制器，用于当IO I/F控制器接收到第一信号和第二信号时停止向CPU子系统发送数据；以及流量控制器，用于在流量控制器接收到第二信号之后将第二信号通过交叉链路发送到成对的IO子系统的IO I/F控制器。
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公开(公告)号：CN103226500A
公开(公告)日：2013-07-31
申请号：CN201310039511.X
申请日：2013-01-31
Applicant: 英飞凌科技股份有限公司
Inventor： 西蒙·布鲁尔顿 , 格伦·阿什利·法拉尔 , 尼尔·斯图尔特·黑斯蒂 , 博伊科·特雷科夫 , 安东尼奥·维莱拉
IPC: G06F11/10
CPC classification number: G06F11/10 , G06F11/1645
Abstract: 本发明涉及通过签名分析计算的系统和方法，公开了一种用于与具有处理单元的微控制器一起使用来处理数据的系统和方法，其提供了将输入数据地址发送至存储器作为对存储在存储器中的输入数据的读请求的一部分；从存储器接收输入数据；生成多个跟踪信号；基于多个跟踪信号生成第一多个签名；从第二微控制器接收第二多个相应签名；将第一多个签名中的每个签名与第二多个相应签名中的每个相应签名相比较；若该比较产生至少一个不匹配，则生成第一错误信号；以及利用第一错误信号来生成用于禁用在微控制器的控制下的一个或多个装置的工作的一个或多个禁用信号。
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公开(公告)号：CN1794135A
公开(公告)日：2006-06-28
申请号：CN200510136912.2
申请日：2005-12-20
Applicant: 日本电气株式会社
Inventor： 阿部晋树
CPC classification number: G06F11/1679 , G06F11/1645 , G06F11/1658
Abstract: 本发明所要解决的问题是可以在模块之间完全同步地复位容错计算机。包括步骤由其中一个模块来生成复位请求信号；将复位请求信号分为第一复位请求信号和第二复位请求信号；将第二复位请求信号传到其他模块；在一个模块内使第一复位请求信号延迟将第二复位请求信号传送到其他模块所需的时间；用以在一个模块内延迟的第一复位请求信号为基础生成的第一CPU复位信号来复位在一个模块中含有的至少一个CPU；用以传送到其他模块的第二复位请求信号为基础生成的第二CPU复位信号来复位在其他模块中含有的至少一个CPU。
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Patent Agency Ranking
公开(公告)号：CN1677357A
公开(公告)日：2005-10-05
申请号：CN200510059569.6
申请日：2005-03-30
Applicant: 惠普开发有限公司
CPC classification number: G06F11/1683 , G06F9/3851 , G06F9/3861 , G06F11/1482 , G06F11/1645 , G06F11/1691
Abstract: 一种松散锁步的非确定性处理器(PA、PB、PC)。一些示范性的实施例可以是一种基于处理器的方法，包括：执行用户程序的故障容错拷贝，用户程序的一次拷贝在实施非确定性执行的第一处理器(PA、PB、PC)中执行，用户程序的复制拷贝在实施非确定性执行的第二处理器(PA、PB、PC)中执行，在第一处理器和第二处理器(PA、PB、PC)中的执行不采用逐周期的锁步方式。
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公开(公告)号：CN1203405C
公开(公告)日：2005-05-25
申请号：CN00814930.5
申请日：2000-10-24
Applicant: 西门子公司
IPC: G06F11/16 , G06F11/267
CPC classification number: G06F11/1645 , G06F11/2215
Abstract: 本发明具有至少两个同样的，可以同步运行的核心转换电路(KK0，KK1)的集成电子组件(ICT)有一个比较装置(VGL)，经过检查输入端(cpi)为了相互比较将核心转换电路(KK0，KK1)的相互对应的输出端(ou0-1，ou1-1；…；ou0-n，ou1-n)的信号输入给比较装置，其中将比较装置(VGA)的检查输入端(cpi)各自连接在经过故障控制输入端(cx0，cx1)可以控制的硬件故障输入(XR0，XR1)的前面。
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公开(公告)号：CN103106176B
公开(公告)日：2017-09-22
申请号：CN201210455049.7
申请日：2012-11-14
Applicant: 通用电气航空系统有限责任公司
IPC: G06F15/17
CPC classification number: G06F11/1683 , G06F11/1645
Abstract: 本发明名称为“提供高完整性处理的方法”。一种在具有采用非锁步配置的至少两个冗余应用处理器(12和14)的高完整性处理系统(10)中提供高完整性通信的方法，在该非锁步配置中这些冗余应用处理器(12和14)运行相同的应用程序，并且其中这些冗余应用处理器(12和14)通过通信信道(18)连接到至少一个输入/输出处理器(16)。
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公开(公告)号：CN102640119B
公开(公告)日：2014-09-17
申请号：CN201080056820.2
申请日：2010-12-02
Applicant: 罗伯特·博世有限公司
IPC: G06F11/16
CPC classification number: G06F11/1695 , G06F11/0715 , G06F11/0724 , G06F11/0739 , G06F11/0757 , G06F11/1487 , G06F11/1633 , G06F11/1645 , G06F11/1654 , G06F11/1683 , G06F11/1687 , G06F11/1691 , G06F2201/83
Abstract: 本发明涉及一种用于运行计算单元（2）的方法，所述计算单元具有至少两个计算内核（4，6），其中分别给至少两个计算内核（4，6）中的至少两个分配签名寄存器（18，20），所述签名寄存器具有多个输入，其中由至少两个计算内核（4，6）中的至少两个执行至少一个任务（12，14），其中利用每个任务（8，10）计算算法，其中将由每个计算内核（4，6）计算的结果（12，14）写入所分配的签名寄存器（18，20）中并且对写入签名寄存器（18，20）中的结果（12，14）进行比较。
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公开(公告)号：CN103106176A
公开(公告)日：2013-05-15
申请号：CN201210455049.7
申请日：2012-11-14
Applicant: 通用电气航空系统有限责任公司
IPC: G06F15/17
CPC classification number: G06F11/1683 , G06F11/1645
Abstract: 本发明名称为“提供高完整性处理的方法”。一种在具有采用非锁步配置的至少两个冗余应用处理器(12和14)的高完整性处理系统(10)中提供高完整性通信的方法，在该非锁步配置中这些冗余应用处理器(12和14)运行相同的应用程序，并且其中这些冗余应用处理器(12和14)通过通信信道(18)连接到至少一个输入/输出处理器(16)。
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