-
公开(公告)号：CN109687866A
公开(公告)日：2019-04-26
申请号：CN201811582385.1
申请日：2018-12-24
申请人： 中国电子科技集团公司第五十八研究所
CPC分类号： H03L7/0805 , H03L7/199
摘要： 本发明公开一种保障PLL输出时钟的补偿装置，属于补偿电路技术领域。所述保障PLL输出时钟的补偿装置包括输入时钟缺失检测电路、多路选择器、锁相环PLL电路和时钟发生器。所述输入时钟缺失检测电路用于检测输入时钟PLLCLKIN而输出检测选择控制PLLSEL信号；所述多路选择器依据所述PLLSEL信号选择不同的时钟源输出至PLLCLKOUT；所述锁相环PLL电路提供输入时钟非缺失状态下的倍频输出时钟PLLVCO至所述多路选择器；所述时钟发生器提供输入时钟缺失状态下的输出补偿时钟PLLMISCLK。
-
公开(公告)号：CN1630197A
公开(公告)日：2005-06-22
申请号：CN200410102158.6
申请日：2004-12-20
申请人： 络达科技股份有限公司
CPC分类号： H03L7/113 , H03L7/0891 , H03L7/099 , H03L7/199
摘要： 一锁相回路包含一充电的回路滤波器，用以产生一回路滤波器电压，以及一具有多个频率范围的压控震荡器，该压控震荡器接收该回路滤波器电压，并根据该回路滤波器电压以及一选定的压控震荡器频率范围，用以产生一频率输出讯号。在锁相回路校正期间，该回路滤波器的输入端连接于一固定的电压，该锁相回路回授讯号与该参考讯号同步，利用线性搜寻、二元搜寻或内存搜寻来找出一第一与一第二压控震荡器频率范围，以及对于两个压控震荡器的频率范围，测量一第一与一第二时间期间，该第一与第二时间期间为参考讯号的第二升缘与锁相回路的回授讯号的第二升缘的期间，而最理想的压控震荡器频率范围为最短的时间期间。
-
公开(公告)号：CN1326304A
公开(公告)日：2001-12-12
申请号：CN01118948.7
申请日：2001-05-28
申请人： 松下电器产业株式会社
摘要： 一种频率合成器包括:预定标器和计数器,输出具有对VCO1的输出信号频率分频生成的频率的信号;基准分频器,对基准信号频率分频;频率调节装置,检测计数器输出信号与基准分频器输出信号之间的频率误差,并输出一信号,通过该信号切换在VCO1的谐振电路中使用的电容值或电感值;偏压控制装置,在频率调节装置工作时,施加任意电压到VCO1的控制电压端,将电荷泵的输出信号带入高阻抗状态。该频率合成器能将相位锁定在理想频率上。且能以低成本实现小型VCO。
-
公开(公告)号：CN1976231B
公开(公告)日：2010-07-21
申请号：CN200610144677.8
申请日：2006-11-14
申请人： 国际商业机器公司
CPC分类号： H03L7/199 , H03L7/0891
摘要： 一种相位或频率锁定环电路(200)，其在输入端参考时钟信号(REF_CLK)中有边沿触发型假脉冲(148、304A、304B)的情况下产生准确的输出信号(ACC_SYN_OUT)。锁定环电路包括相位或频率差分检测器(216)以及假脉冲检测器(208)，依据至少一个假脉冲的检测，其产生触发信号(GLITCH_DETECTED)。触发信号复位差分检测器，以便中断假脉冲将产生的输出信号的校正。
-
公开(公告)号：CN1768478A
公开(公告)日：2006-05-03
申请号：CN03805106.0
申请日：2003-03-04
申请人： 高通股份有限公司
发明人： 杰里米·D·邓恩沃思 , 布雷特·C·沃克
CPC分类号： H03L7/0898 , H03L7/099 , H03L7/113 , H03L7/199
摘要： 在一个实施例中，本发明描述了一个用于无线通信设备中或用于要求频率精确且噪声小的类似设备中的频率合成器。更具体而言，该频率合成器可以包括一个锁相环(PLL)以及一个集成压控振荡器(VCO)。该频率合成器可以执行一种或多种校准技术，从而快速准确地校准VCO。按照这种方法，可以显著降低VCO的模拟增益，从而可以提高无线通信设备的性能。此外，可以改善PLL的初始状态以减少PLL的锁定时间，从而增强无线通信设备的性能。
-
公开(公告)号：CN1193505C
公开(公告)日：2005-03-16
申请号：CN00122807.2
申请日：2000-08-25
申请人： 日本电气株式会社
发明人： 臼井久芳
摘要： 在PLL中，可变分频器104和105分别将基准频率振荡器101和VCO102的输出分频。其输出在相位比较器106进行相位比较。可变分频器104和105的分频数根据寄存器108和109的输出以及S/P转换器110的输出被同时切换。寄存器114至116中的串行数据在定时器电路112预设的时刻通过P/S转换器111被送至S/P转换器110。这样PLL控制电路和PLL控制方法就可以缩短在切换PLL输出频率时由于跳频而引起的频率引入时间。
-
-
公开(公告)号：CN109150174A
公开(公告)日：2019-01-04
申请号：CN201810629742.9
申请日：2018-06-19
申请人： 三星电子株式会社
IPC分类号： H03L7/107
CPC分类号： H03L7/1072 , H03L7/087 , H03L7/089 , H03L7/091 , H03L7/093 , H03L7/0992 , H03L7/1075 , H03L7/18 , H03L7/199 , H03L2207/50
摘要： 一种数字锁相环电路包括相位频率检测器、带宽校准器、数字环路滤波器和数字控制振荡器。相位频率检测器产生第一检测值和第二检测值，第一检测值和第二检测值中的每一个与参考信号的相位与反馈信号的相位之间的顺序相关联。带宽校准器将第二检测值的信号电平放大增益值以产生放大的检测值，并且基于第一检测值来调整增益值。数字环路滤波器基于放大的检测值来产生数字码。数字控制振荡器产生具有对应于数字码的频率的输出信号。反馈信号基于输出信号产生并被反馈到相位频率检测器。
-
公开(公告)号：CN104467834A
公开(公告)日：2015-03-25
申请号：CN201410490387.3
申请日：2014-09-23
申请人： 亚德诺半导体集团
IPC分类号： H03L7/18
CPC分类号： H03L7/1976 , H03L7/085 , H03L7/104 , H03L7/199 , H03L7/23
摘要： 提供了用于同步锁相环(PLL)的装置和方法。在一些实现方式中，分数N合成器包括PLL和控制所述PLL的分频值的控制电路。所述控制电路包括插值器、复位相位调节计算器以及同步电路。插值器能够控制PLL的分频值的分数部分。复位相位调节计算器可以包括用于自所述分数N合成器的初始化起对所述参考时钟信号的周期数进行计数的计数器，并且所述复位相位调节计算器能够基于所述计数来产生相位调节信号。同步电路可以响应于同步信号而同步PLL，并且能够对由相位调节信号指示的同步相位误差进行校正。
-
公开(公告)号：CN1768478B
公开(公告)日：2011-05-25
申请号：CN03805106.0
申请日：2003-03-04
申请人： 高通股份有限公司
发明人： 杰里米·D·邓恩沃思 , 布雷特·C·沃克
CPC分类号： H03L7/0898 , H03L7/099 , H03L7/113 , H03L7/199
摘要： 在一个实施例中，本发明描述了一个用于无线通信设备中或用于要求频率精确且噪声小的类似设备中的频率合成器。更具体而言，该频率合成器可以包括一个锁相环(PLL)以及一个集成压控振荡器(VCO)。该频率合成器可以执行一种或多种校准技术，从而快速准确地校准VCO。按照这种方法，可以显著降低VCO的模拟增益，从而可以提高无线通信设备的性能。此外，可以改善PLL的初始状态以减少PLL的锁定时间，从而增强无线通信设备的性能。
-
-
-
-
-
-
-
-
-
搜索结果
31 条记录 (耗时 0.014 秒)