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公开(公告)号：CN108336994B
公开(公告)日：2019-07-12
申请号：CN201810049992.5
申请日：2018-01-18
申请人： 美高森美半导体无限责任公司
CPC分类号： H03K5/1252 , H03K2005/00052 , H03K2005/00058 , H03L7/091 , H03L7/0991 , H03L2207/50
摘要： 一种补偿由运行在频率fsys处的系统时钟驱动的时钟合成器中的积分非线性内插(INL)失真的方法，该方法涉及在具有数字控制振荡器(DCO)和数字到时间转换器(DTC)的第一路径的输出处引入具有I*dt+δ的实际延迟的所选择的标称模拟延迟I*dt，以及在具有DCO和DTC的第二路径的输入处引入抵消第一路径中的实际模拟延迟的具有I*D+Δ的实际延迟的标称数字延迟I*D，调整第二路径中的补偿模块的内容x(k)，以针对k的不同值来对准第一和第二路径的输出脉冲，其中k表示内插点，针对I的所有N个值迭代地重复这两个在前的步骤，以及对补偿模块的内容x(k)进行平均来导出要施加到DTC之一的补偿值，以校正INL失真。
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公开(公告)号：CN105683855B
公开(公告)日：2019-07-12
申请号：CN201380080530.5
申请日：2013-12-03
申请人： 英特尔公司
IPC分类号： G06F1/08
CPC分类号： G06F1/08 , G06F13/36 , G06F13/4068 , H03L7/183 , H03L2207/50
摘要： 描述了一种用于超频或降频的装置，所述装置包括：具有反馈分频器的锁定环(例如，锁相环或锁频环)，所述锁定环用于接收参考时钟并且用于将所述参考时钟与从所述反馈分频器输出的反馈时钟进行比较，并且用于产生输出时钟；耦合到所述锁定环的后锁定环分频器，所述后锁定环分频器用于接收所述输出时钟并且用于为其它逻辑单元产生基时钟；以及控制逻辑，所述控制逻辑用于调整分别用于所述反馈分频器和所述后锁定环分频器的第一分频器比率和第二分频器比率，以对所述基时钟进行超频或降频，使得所述锁定环在超频或降频的同时保持锁定。
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公开(公告)号：CN106027040B
公开(公告)日：2019-06-04
申请号：CN201610192387.4
申请日：2016-03-30
申请人： 美高森美半导体无限责任公司
IPC分类号： H03L7/099
CPC分类号： H03K5/135 , H03K2005/00104 , H03L7/07 , H03L7/0805 , H03L7/081 , H03L7/085 , H03L7/093 , H03L2207/50
摘要： 本发明涉及数字锁相环中的硬件延迟补偿。在数字锁相环中包括：PLL环，该PLL环包括对控制值作出响应以生成锁定到参考输入信号的输出相位和频率值的第一软件实现的受控振荡器(SDCO)；以及，硬件实现的受控振荡器，该硬件实现的受控振荡器对来自该第一SDCO的输出相位和频率值作出响应以合成所述时钟信号，硬件延迟是通过对所述经合成的时钟信号或其派生物进行采样以生成经合成的时钟相位值来补偿的。将经合成的时钟信号相位值与从PLL环得到的反馈相位值进行比较以生成用于修改经合成的时钟信号或其派生物的补偿值。
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公开(公告)号：CN109150174A
公开(公告)日：2019-01-04
申请号：CN201810629742.9
申请日：2018-06-19
申请人： 三星电子株式会社
IPC分类号： H03L7/107
CPC分类号： H03L7/1072 , H03L7/087 , H03L7/089 , H03L7/091 , H03L7/093 , H03L7/0992 , H03L7/1075 , H03L7/18 , H03L7/199 , H03L2207/50
摘要： 一种数字锁相环电路包括相位频率检测器、带宽校准器、数字环路滤波器和数字控制振荡器。相位频率检测器产生第一检测值和第二检测值，第一检测值和第二检测值中的每一个与参考信号的相位与反馈信号的相位之间的顺序相关联。带宽校准器将第二检测值的信号电平放大增益值以产生放大的检测值，并且基于第一检测值来调整增益值。数字环路滤波器基于放大的检测值来产生数字码。数字控制振荡器产生具有对应于数字码的频率的输出信号。反馈信号基于输出信号产生并被反馈到相位频率检测器。
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公开(公告)号：CN107896106A
公开(公告)日：2018-04-10
申请号：CN201710928089.1
申请日：2017-10-09
申请人： 亚德诺半导体集团
CPC分类号： H03L7/07 , H03L7/091 , H03L7/0994 , H03L7/22 , H03L2207/50 , H03L7/085 , H03L7/083
摘要： 本公开涉及调节数字锁相回路的相位。本公开的方面涉及布置以使用相位调节信号调节输出相位的数字锁相回路(DPLL)。在某些实施方案中，相位调节信号可以从DPLL的时数转换器的输出到DPLL的数控振荡器的输入在信号路径中接收。一些实施方案涉及调节DPLL的输出相位以减小DPLL的输出相位和另一个DPLL的输出相位之间的相对相位差。
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公开(公告)号：CN107872224A
公开(公告)日：2018-04-03
申请号：CN201710660815.6
申请日：2017-08-04
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H03L7/197
CPC分类号： H03L7/0991 , H03L7/18 , H03L7/181 , H03L2207/50 , H03L7/197
摘要： 本发明实施例涉及一种频率合成器。具体而言，本发明实施例的频率合成器包括：参考振荡器，其经配置以产生具有参考频率的第一时钟信号；及除法器控制器，其经配置以接收所述第一时钟信号、第二时钟信号及乘数值。所述除法器控制器经配置以获得所述第一时钟信号的频率对所述第二时钟信号的频率的比率且将所述所得比率除以所述乘数值以获得控制器输出值。除法器经配置以接收所述第一时钟信号及控制器输出值且输出具有等于所述第一时钟信号的所述频率除以所述控制器输出值的频率的输出时钟信号。
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公开(公告)号：CN107800428A
公开(公告)日：2018-03-13
申请号：CN201710735057.X
申请日：2017-08-24
申请人： 意法半导体国际有限公司
发明人： G·米德哈
CPC分类号： H03L7/10 , H03L7/083 , H03L7/087 , H03L7/091 , H03L7/093 , H03L7/099 , H03L7/183 , H03L7/1976 , H03L2207/50
摘要： 公开了用于数字锁相环或锁频环电路的量程和过程补偿。一种锁定环电路，包括受控振荡器，该受控振荡器生成其频率由模拟控制信号来设定的输出信号。该模拟控制信号由第一数模转换器(DAC)响应于数字控制信号和偏置补偿电流信号而生成。该偏置补偿电流信号由第二DAC响应于补偿控制信号和偏置基准电流而生成。补偿电路响应于该输出信号的频率与基准信号的频率的比较在补偿模式期间对该补偿控制信号进行调整以驱使该输出信号的该频率与期望的频率相匹配。然后，在锁定环模式期间使用在补偿模式期间与该频率匹配条件相关联的该偏置补偿电流信号。
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公开(公告)号：CN107565960A
公开(公告)日：2018-01-09
申请号：CN201710412739.7
申请日：2017-06-05
申请人： 英特尔IP公司
CPC分类号： H04L7/033 , H03C3/0916 , H03C3/0925 , H03C3/0933 , H03C3/0941 , H03C3/095 , H03C3/0958 , H03C3/0966 , H03C3/0991 , H03C3/20 , H03L7/08 , H03L7/0802 , H03L7/081 , H03L7/085 , H03L7/087 , H03L7/089 , H03L7/0891 , H03L7/091 , H03L7/093 , H03L7/099 , H03L7/0995 , H03L7/104 , H03L7/1075 , H03L7/113 , H03L7/18 , H03L7/183 , H03L7/193 , H03L7/1976 , H03L2207/06 , H03L2207/50 , H04L41/0681 , H04L43/028
摘要： 提供了一种用于表征在用来生成相位调制RF信号的极性调制器或极性发射机的相位路径中的锁相环(PLL)的性能的性能指标电路。PLL包括振荡器、高通路径和低通路径。低通路径包括环路滤波器。性能指标电路包括第一输入电路和参数计算电路。第一输入电路被配置为输入来自环路滤波器的环路滤波信号。参数计算电路被配置为：基于环路滤波信号来计算性能指标的值，并基于该值来控制或表征PLL的操作的方面。
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公开(公告)号：CN102007696B
公开(公告)日：2017-07-28
申请号：CN200980113268.3
申请日：2009-04-14
申请人： 高通股份有限公司
CPC分类号： H03L7/085 , H03L7/089 , H03L7/1976 , H03L2207/50
摘要： 本文中描述一种相位‑数字转换器、全数字锁相回路和具有全数字锁相回路的设备。所述相位‑数字转换器包括驱动时间‑数字转换器的相位‑频率转换器。所述时间‑数字转换器确定由所述相位‑频率转换器所输出的相位差的量值和正负号。所述时间‑数字转换器利用分接式延迟线和循环反馈计数器以致使能够测量回路追踪过程所典型的小计时差和回路获取过程所典型的大计时差。所述分接式延迟线准许对参考周期的分数的测量且通过减少对参考时钟的速度的要求而致使所述相位‑数字转换器能够以较低功率操作。
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公开(公告)号：CN102369665B
公开(公告)日：2017-06-27
申请号：CN201080014386.1
申请日：2010-03-30
申请人： NXP股份有限公司
发明人： 萨尔瓦托·德拉戈 , 法比奥·塞巴斯蒂亚诺 , 多米尼克斯·马蒂纳斯·威廉默斯·莱纳特 , 吕西安·约翰内斯·布伦默斯 , 布拉姆·诺塔
CPC分类号： H03K3/0322 , H03K3/012 , H03L7/0802 , H03L7/087 , H03L7/0995 , H03L7/10 , H03L7/18 , H03L2207/06 , H03L2207/50
摘要： 一种用于无线电收发机的低功率频率合成器电路(30)，合成器电路包括：数字受控振荡器(33)，配置为产生具有频率的输出信号(F0)，通过输入数字控制字(DCW)控制频率；连接在数字受控振荡器的输出和输入之间的反馈环(35‑38)，配置为向数字受控振荡器的输入提供数字控制字，数字控制字来自从输入频率控制字(FCW)和输出信号中获得的误差；以及与数字受控振荡器和反馈环连接的占空比模块(32)，配置为产生多个控制信号，以在输入参考时钟信号(RefClock)的设定部分时钟周期，周期性地使能和禁用数字受控振荡器。
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