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公开(公告)号：CN106537784B
公开(公告)日：2019-08-02
申请号：CN201580022082.2
申请日：2015-04-15
申请人： 高通股份有限公司
CPC分类号： H03L7/0891 , H03L7/1976
摘要： 公开了用于产生振荡信号的电路和方法的方面。电路包括相位检测器，其被配置为响应于两个输入信号之间的相位差输出第一信号和第二信号。相位检测器进一步被配置为当输出第二信号时禁用所述第一信号并且当输出第一信号时禁用所述第二信号。电路进一步包括压控振荡器(VCO)，其被配置为响应于所述第一信号和第二信号产生具有可调谐频率的振荡信号。
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公开(公告)号：CN105634443B
公开(公告)日：2018-11-23
申请号：CN201410620921.8
申请日：2014-11-06
申请人： 智原科技股份有限公司
CPC分类号： H03L7/1976 , H03K21/023 , H03K23/68 , H03L7/1974
摘要： 一种时钟产生装置与其小数分频器。小数分频器包括分频器、采样器、选择器以及控制电路。分频器的输入端耦接至多相位频率产生电路的输出端。采样器的输入端共同耦接至分频器的输出端。采样器的触发端接收采样时钟信号。选择器的输入端耦接至采样器的输出端。选择器的输出端耦接至多相位频率产生电路的反馈端。控制电路提供小数码至选择器的控制端，以控制选择器选择性地将采样器其中一个的输出端耦接至多相位频率产生电路的反馈端。
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公开(公告)号：CN108075772A
公开(公告)日：2018-05-25
申请号：CN201711066274.0
申请日：2017-11-02
申请人： 意法半导体国际有限公司
IPC分类号： H03L7/093
CPC分类号： H03L7/093 , H03L7/0802 , H03L7/0893 , H03L7/0895 , H03L7/0896 , H03L7/0991 , H03L7/1976
摘要： 本公开涉及具有去耦积分和比例路径的锁相环。例如，一种示例性电路包括：第一电荷泵，被配置为在第一节点处生成第一电流；以及第二电荷泵，被配置为在第二节点处生成第二电流。该电路还包括：隔离缓冲器，耦合在第一节点和第二节点之间；以及加法器，具有耦合至第二节点的第一输入。该电路附加地包括：辅助电荷泵，被配置为在加法器的第二输入处生成第三电流；以及振荡器，具有耦合至加法器的输出的输入。
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公开(公告)号：CN107863960A
公开(公告)日：2018-03-30
申请号：CN201710650570.9
申请日：2009-04-14
申请人： 高通股份有限公司
CPC分类号： H03L7/085 , H03L7/089 , H03L7/1976 , H03L2207/50
摘要： 本发明涉及全数字锁相回路中的相位-数字转换器。所述相位-数字转换器包括驱动时间-数字转换器的相位-频率转换器。所述时间-数字转换器确定由所述相位-频率转换器所输出的相位差的量值和正负号。所述时间-数字转换器利用分接式延迟线和循环反馈计数器以致使能够测量回路追踪过程所典型的小计时差和回路获取过程所典型的大计时差。所述分接式延迟线准许对参考周期的分数的测量且通过减少对参考时钟的速度的要求而致使所述相位-数字转换器能够以较低功率操作。
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公开(公告)号：CN107846217A
公开(公告)日：2018-03-27
申请号：CN201710443129.3
申请日：2017-06-13
申请人： 瑞昱半导体股份有限公司
CPC分类号： H03L7/0891 , H03L7/0898 , H03L7/093 , H03L7/0995 , H03L7/1974 , H03L7/1976 , H03L7/0895 , H03L7/183
摘要： 提供一种自我校正电路，一电路接收一参考时钟并依据一时钟乘数输出一输出时钟，该电路包含一数字控制时序调整电路、一时序检测电路、一回路滤波器、一可控振荡器、一时钟除频器、一调制器以及一校正电路，其中该调制器用来将该时钟乘数调制为一除数，并计算由该调制操作所引起的一已知噪声；另外，该数字控制时序调整电路、该时序检测电路、该回路滤波器、该可控振荡器以及该时钟除频器构成一反馈回路，因此该输出时钟的频率等于该参考时钟的频率乘以该时钟乘数，但该调制操作所引起的该已知噪声会被该数字控制时序调整电路来修正，该校正电路以一闭回路的方式来校正该已知噪声，藉此将该已知噪声与该时序检测电路的输出之间的一关联性降到最低。
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公开(公告)号：CN107800410A
公开(公告)日：2018-03-13
申请号：CN201710735056.5
申请日：2017-08-24
申请人： 意法半导体国际有限公司
IPC分类号： H03K5/1254 , H03L7/181
CPC分类号： H03L7/093 , H03C3/095 , H03L7/0891 , H03L7/099 , H03L7/1976 , H04B1/69 , H03K5/1254 , H03L7/181
摘要： 一种锁相或锁频环电路，包括被配置用于生成其频率由振荡器控制信号设置的输出时钟信号的振荡器。调制器电路接收第一信号和第二信号并且被配置用于生成控制信号，该控制信号的值响应于该第一和第二信号而被调制。滤波器电路通过对该控制信号进行滤波而生成该振荡器控制信号。德尔塔-西格玛调制器电路操作以响应于调制模式而对该第二信号进行调制。因此，该输出时钟信号为扩展频谱时钟信号。
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公开(公告)号：CN103199858B
公开(公告)日：2017-05-31
申请号：CN201210575334.2
申请日：2012-12-26
申请人： 瑞士优北罗股份有限公司
发明人： 托马斯·布劳纳
CPC分类号： H03L7/1976 , G01S19/29
摘要： 一种小数N分频锁相环合成器(6)具有加减计数器(36)，该计数器对由分频器(35)利用在合成器(6)反馈路径上的小数分频比生成的分频信号的上升沿作递增计数，对基准信号的上升沿作递减计数。之后，将在失锁间隔以前与失锁间隔以后之间的部分合成器信号的相位偏移估算为与分频比和由加减计数器(36)在失锁间隔之后记录下的周期差之积成比例的数值。从相位偏移中导出的校正项可应用于诸如GNSS接收机中使用的信号处理装置中，用于由模拟输入信号生成经相位校正的基带信号，在失锁间隔之前的信号部分和失锁间隔之后的信号部分相位一致。在输入信号与由合成器信号导出的下变频信号混合并形成复合数字中间信号之后，将与校正项成比例的相位校正应用于数控振荡器中，以生成一衰减信号并将该信号馈送至复合混频器从而将该中间信号移至基带。
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公开(公告)号：CN103780252B
公开(公告)日：2017-05-03
申请号：CN201310478998.1
申请日：2013-10-14
申请人： 联发科技股份有限公司
CPC分类号： H03K3/013 , H03K7/06 , H03L1/022 , H03L7/1974 , H03L7/1976
摘要： 本发明提供了一种时钟产生装置、用于时钟产生装置的方法以及分数型分频器。时钟产生装置包含振荡器与频率合成器，振荡器用以产生参考时钟信号，以及频率合成器耦接于振荡器，并用以根据参考时钟信号与已调整或补偿后的分频因子合成产生目标时钟信号，并输出目标时钟信号作为时钟产生装置的输出。本发明可同时达到高频率精确度及较佳的抗抖动效果。
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公开(公告)号：CN103001631B
公开(公告)日：2017-04-12
申请号：CN201210339895.2
申请日：2012-09-14
申请人： 英飞凌科技奥地利有限公司
发明人： H.克尔纳
IPC分类号： H03L7/18
CPC分类号： H03L7/1976
摘要： 本发明涉及小数N锁相环路。具有有理值分频比的分频电路包括：分频器，具有可选择整数值分频比，被供给有第一频率的输入信号。输出信号提供第二频率。第一Σ‑Δ调制器提供表示第一小数的第一调制后控制信号。第二Σ‑Δ调制器提供第二小数的第二调制后控制信号。根据对第一和第二调制后控制信号的调制来修改分频器的整数值分频比。
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公开(公告)号：CN106537785A
公开(公告)日：2017-03-22
申请号：CN201480080606.9
申请日：2014-05-16
申请人： 美国莱迪思半导体公司
CPC分类号： H03L7/1976 , G06F1/04 , H03L7/081 , H03L7/087 , H03L7/0891 , H03L7/091 , H03L7/093 , H03L7/193 , H03M3/30
摘要： 提供了一种分数N型锁相回路(PLL)电路(104、600、800)。PLL电路(104、600、800)生成扩频时钟(SSC)，利用平均技术来抑制相位内插器非线性。PLL电路(600、800)包括具有混合有限脉冲响应(FIR)滤波的分数分频器(606、806)。此外，提供了用于混合FIR分数N型PLL电路(600、800)的小型且低功率分频器。
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