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公开(公告)号：CN104467861B
公开(公告)日：2018-08-28
申请号：CN201410437171.0
申请日：2014-08-29
申请人： 株式会社索思未来
发明人： 扬·朱索·德迪克 , 加文·兰伯特斯·艾伦 , 绍尔·达齐
IPC分类号： H03M1/66 , H03K17/687
CPC分类号： H03M1/0624 , H03K3/012 , H03K17/063 , H03K17/162 , H03K17/693 , H03M1/12 , H03M1/66
摘要： 本公开涉及一种开关电路。根据本公开的开关电路包括：主开关，具有控制端子；以及时钟路径部分，连接到主开关的控制端子以向其施加驱动时钟信号以便驱动主开关，其中该电路被配置成向时钟路径部分可控地施加偏置电压以便对施加到主开关的控制端子的驱动时钟信号的电压电平进行偏置。
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公开(公告)号：CN108141218A
公开(公告)日：2018-06-08
申请号：CN201680061823.2
申请日：2016-08-23
申请人： 雷斯昂公司
CPC分类号： G01S3/00 , G02F7/00 , H01S3/1303 , H01S3/1305 , H01S3/1307 , H03K3/42 , H03K5/13 , H03M1/0624 , H03M1/0836 , H03M1/1215 , H03M1/662
摘要： 一种装置包括：光子振荡器电路，被配置为生成通过均匀延迟分开的光信号；射频(RF)生成电路系统，被配置为接收光信号并且产生具有相同时钟信号频率的基准时钟信号的系列，其中该系列中的每个基准时钟信号包括相对于该系列中的前一时钟信号的均匀延迟；以及多个模数转换器(ADC)电路，其中ADC电路包括直接接收在时间上和幅度上连续的RF输入信号的信号输入端，以及接收重复的基准时钟信号的系列中的基准时钟信号的时钟输入端，其中ADC电路被配置为以均匀延迟在基准时钟信号的频率处对RF输入信号进行采样，以采样表示RF信号的交织数字值。
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公开(公告)号：CN108023592A
公开(公告)日：2018-05-11
申请号：CN201711066860.5
申请日：2017-11-03
申请人： 亚德诺半导体集团
CPC分类号： H03M1/1245 , H03M1/0624 , H03M1/46
摘要： 本公开提供了SAR模数转换器选择性同步。逐次逼近路由(SAR)模数转换器集成电路可包括多个模数转换器(ADC)共享参考电压，该参考电压可以被对参考电压进行采样的数字转换器(DAC)的电容器阵列扰动，这可以限制转换精度。在ADC间同步每个位试验可以提高准确性，但可能会减慢转换速度。在ADC之间同步至少一个但少于N个位测试的子集可以帮助获得速度和鲁棒性。这种选择子集可包括位试验对应于预定义的关键事件，例如特别期望稳定的参考电压节点的那些事件。
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公开(公告)号：CN104702281A
公开(公告)日：2015-06-10
申请号：CN201510105575.4
申请日：2015-03-11
申请人： 华为技术有限公司
IPC分类号： H03M1/10
CPC分类号： H03M1/466 , G06F1/10 , H03L7/183 , H03M1/0624 , H03M1/1076 , H03M1/1215
摘要： 本发明公开了一种采样时钟产生电路及模数转换器，属于数字信号处理领域。所述采样时钟产生电路包括阻值可变电路、非门类电路、以及电容，非门类电路的输入端接收周期为T的脉冲信号，非门类电路的输出端与电容的一端连接，电容的另一端接地，非门类电路的电源端接电源，非门类电路的接地端与阻值可变电路的一端连接，阻值可变电路的另一端接地；非门类电路，用于当脉冲信号为高电平时，输出低电平；当脉冲信号为低电平时，输出高电平；阻值可变电路，用于阻值每隔时长T变化一次，阻值的变化以n*T为周期，每个周期内各次变化后的阻值各不相同，n≥2且n为整数。本发明提高了ADC的转换精度。
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公开(公告)号：CN102714854B
公开(公告)日：2015-06-03
申请号：CN201280000462.2
申请日：2012-03-26
申请人： 华为技术有限公司
IPC分类号： H04W56/00
CPC分类号： H03M1/0624 , H03M1/12
摘要： 本发明提供一种时延调整方法和数据转换器，所述时延调整方法包括：数据转换器的时延调整单元接收固定时钟；所述时延调整单元采用第一调整量对所述固定时钟进行调整，获得采样时钟，以及采用第二调整量对所述固定时钟进行调整，获得用于数字处理的时钟；所述时延调整单元将所述采样时钟发送给所述数据转换器的转换器核，以及将所述用于数字处理的时钟发送给所述数据转换器的数字时钟单元。本发明可以在数据转换器内部实现时延调整功能，进而可以降低时钟设计复杂度和实现成本。
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公开(公告)号：CN104467861A
公开(公告)日：2015-03-25
申请号：CN201410437171.0
申请日：2014-08-29
申请人： 富士通半导体股份有限公司
发明人： 扬·朱索·德迪克 , 加文·兰伯特斯·艾伦 , 绍尔·达齐
IPC分类号： H03M1/66 , H03K17/687
CPC分类号： H03M1/0624 , H03K3/012 , H03K17/063 , H03K17/162 , H03K17/693 , H03M1/12 , H03M1/66
摘要： 本公开涉及一种开关电路。根据本公开的开关电路包括：主开关，具有控制端子；以及时钟路径部分，连接到主开关的控制端子以向其施加驱动时钟信号以便驱动主开关，其中该电路被配置成向时钟路径部分可控地施加偏置电压以便对施加到主开关的控制端子的驱动时钟信号的电压电平进行偏置。
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公开(公告)号：CN101931411B
公开(公告)日：2014-08-27
申请号：CN201010207327.8
申请日：2010-06-17
申请人： 夏普株式会社
CPC分类号： H04N5/378 , H03M1/0624 , H03M1/1225 , H03M1/123 , H03M1/20 , H03M1/56
摘要： 本发明涉及AD转换装置、固态图像捕捉装置和电子信息设备。提供了用于将参考信号与模拟信号相比较并在参考信号与模拟信号匹配时输出相应数字值的根据本发明的A/D转换装置，该A/D转换装置包括格雷码计数器，其用于从参考时钟或参考时钟的反相时钟生成数字值，并使用格雷码，其中，数字值的最高有效位至第二最低有效位是格雷码计数器的计数值且数字值的最低有效位是从参考时钟或其反相时钟生成的且被定义为格雷码计数器的最低有效位。
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公开(公告)号：CN100521544C
公开(公告)日：2009-07-29
申请号：CN200610074074.5
申请日：2006-04-04
申请人： 印芬龙科技股份有限公司
发明人： 迪特尔·德拉克赛尔迈尔
IPC分类号： H03M1/06
CPC分类号： G11C27/02 , H03M1/0624 , H03M1/1215
摘要： 本发明涉及一种用于生成用来驱动以交错定时操作的模数转换器的跟踪保持单元的接通信号的电路布置，包括：第一输入端，用于输入公共参考时钟信号；至少一个窗口器件，用于生成时钟信号，所述时钟信号在定时上彼此之间互相交错，并且根据参考时钟信号得到所述时钟信号各自的时间窗口，所述时钟信号在各自的时间窗口内具有第一逻辑电平；至少一个门器件，连接在窗口器件的下游，并且用于以如下方式生成将参考时钟信号与具有交错定时的各个时钟信号以及另一信息项逻辑组合的接通信号：接通信号的时间窗口至少长于参考时钟信号的时间窗口。本发明还涉及这样的模数转换器以及用于操作此电路布置的两种方法。
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公开(公告)号：CN1126258C
公开(公告)日：2003-10-29
申请号：CN98813828.X
申请日：1998-12-23
申请人： 艾利森电话股份有限公司
IPC分类号： H03M1/12
CPC分类号： H03M1/0624 , H03M1/0836 , H03M1/1215
摘要： 根据本发明的一个实施例，提供一种并行SC ADC(开关电容模数转换器)，其中包括由总时钟相位(φ)所控制的被动采样技术，以减小采样相位偏移。由于不需要运算放大器来用于采样，因此它非常适合于高速应用中，并且可以在高速并行SC ADC中把与采样相位偏移相关的失真减小20-40dB。
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公开(公告)号：CN108459754A
公开(公告)日：2018-08-28
申请号：CN201710710373.1
申请日：2017-08-18
申请人： 株式会社东芝
IPC分类号： G06F3/041
CPC分类号： H03M1/1255 , G06F3/0418 , H03M1/0624 , H03M1/1215 , H03M1/123
摘要： 实施方式的信号处理电路具有：多个输入端，分别被供给输入信号；及与上述多个输入端对应地设置的多个信号处理路径。具有切换上述多个输入端与上述多个信号处理路径的连接的切换电路。具有将上述多个信号处理路径的输出信号与被供给至上述多个输入端的各个输入信号建立对应后供给至输出端的输出电路。
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