公开(公告)号：CN108696454A

公开(公告)日：2018-10-23

申请号：CN201810293366.0

申请日：2018-03-30

申请人： 慧与发展有限责任合伙企业

发明人： G.舍吉尔 ,  R.K.塔姆玛 ,  T.H.马勒特

IPC分类号： H04L12/861

CPC分类号： G06F5/14 ,  G06F3/061 ,  G06F3/0656 ,  G06F3/0659 ,  G06F3/067 ,  G06F5/06 ,  G06F13/1673 ,  G06F13/28 ,  G06F2205/123 ,  G06F2205/126 ,  H04L49/9005 ,  H04L49/9094

摘要： 本公开涉及变换缓冲器以便由驱动器层独占地访问来写入即时数据流。示例方法包括：与客户端设备协商存储设备和所述客户端设备之间的单个会话中所允许的同时I/O命令的数量；基于所协商的同时I/O命令的数量为所述单个会话预先分配多个即时数据缓冲器；与即时数据一起接收写入I/O命令，其中所述即时数据与所述I/O命令一样在单个PDU内传送；在原子操作中将预分配的缓冲器从网络接口状态变换至驱动器状态，所述驱动器状态使得预分配的缓冲器能够由存储设备的驱动器层独占地访问，并且所述原子操作防止其它I/O命令变换预分配的缓冲器的网络接口状态直至所述原子操作完成；并且将所述即时数据写入到处于驱动器状态的预分配的缓冲器。

公开(公告)号：CN103827808B

公开(公告)日：2017-11-07

申请号：CN201180073873.X

申请日：2011-07-31

申请人： 惠普发展公司 ,  有限责任合伙企业

发明人： B.古特加尔 ,  M.博斯勒 ,  C.谢菲尔

IPC分类号： G06F9/06

CPC分类号： G06F11/0793 ,  G06F5/14 ,  G06F9/4881 ,  G06F9/4887 ,  G06Q10/06 ,  H04L41/0622 ,  H04L41/0816 ,  H04L43/067

摘要： 第一将来时间比第二将来时间出现得早。第一将来时间指示第一和第二将来时间何时要被评估。第二将来时间提供出现得较早的调度与出现得较迟的调度之间的边界。生成调度并将调度添加到存储在非易失性贮存器中的数据库（308,310）。该调度用于与事故有关地执行与匹配于该事故的条件相对应的事故处理动作。该调度具有与该事故有关地执行事故处理动作的执行时间。在该执行时间比第二将来时间早的情况下，将该调度添加到存储在易失性存储器中的队列（312）。在当前时间等于该执行时间时，从队列中移除该调度，并且对应地，与该事故有关地执行事故处理动作（362,364）。

公开(公告)号：CN103716532B

公开(公告)日：2017-07-18

申请号：CN201310452298.5

申请日：2013-09-27

申请人： 株式会社索思未来

发明人： 吉田雄二

IPC分类号： H04N5/232 ,  H04N9/04

CPC分类号： G06F5/14 ,  H04N1/2129 ,  H04N5/04 ,  H04N5/0736 ,  H04N5/23229 ,  H04N7/18

摘要： 公开了一种数据传送装置以及方法。传送控制电路将数据存储在FIFO存储器中，响应于数据请求信号输出FIFO存储器中的数据，以及依照在FIFO存储器中的所存储的数据的量输出状态信号。输出数据生成单元依照水平计数值和水平同步信号输出具有水平图像尺寸的图像数据，并且之后，输出空白数据。当状态信号指示FIFO存储器处于“空”或“中等”的存储状态时，空白控制单元输出空白附加信号直到FIFO存储器改变为“满”的存储状态。

公开(公告)号：CN103257857B

公开(公告)日：2017-06-09

申请号：CN201210599301.1

申请日：2012-11-28

申请人： 施耐德电器工业公司

发明人： A·艾劳德 ,  P·威廉 ,  J·皮亚西贝罗

IPC分类号： G06F9/44

CPC分类号： G06F5/14 ,  G06F11/0775

摘要： 本发明涉及一种用于利用不确定的事件序列信令来管理加时间戳的事件的系统，包括：变量列表，变量列表的值的改变应当导致对将被加上时间戳和将被保存的事件的检测；对每个变量定位指示事件的时间戳的质量的标记的装置；缓冲器，在客户端软件读取将被加上时间戳和将被存储的事件之前，存储分别与时间戳时间相关联的事件，将由客户端软件读取的加时间戳的事件被从缓冲器中擦除；使能和禁止将变量的值保存在历史中的装置的装置，该变量的值与已经被读取的加时间戳的事件对应；以及以信令通知不确定的事件序列的特定事件，当系统应当认为缓冲器中的随后事件的序列是有效时被设置为0，并且当系统应当认为缓冲器中的随后事件的序列是无效时被设置为1。

公开(公告)号：CN105573408A

公开(公告)日：2016-05-11

申请号：CN201410546625.8

申请日：2014-10-16

申请人： 飞思卡尔半导体公司

发明人： 何叶东 ,  王志鸿

IPC分类号： G06F1/04 ,  G06F1/32

CPC分类号： G06F1/3237 ,  G06F1/10 ,  G06F1/3287 ,  G06F1/3293 ,  G06F5/14 ,  G06F13/28 ,  G06F13/385 ,  Y02D10/14 ,  Y02D10/151

摘要： 一种芯片上系统装置，其以低功率模式操作，并通过维持低频率比特时钟并选通其它时钟源来保持板上外围装置(诸如，FIFO寄存器)操作。在外围装置发起DMA(直接存储器访问)操作时，响应于外围装置所产生的信号而使能SOC的总线时钟。一旦已经在外围装置和系统存储器之间移动数据，就可以再次选通总线时钟。

公开(公告)号：CN101063688A

公开(公告)日：2007-10-31

申请号：CN200710089789.2

申请日：2007-03-22

申请人： 特克特朗尼克公司

发明人： T·R·比尔 ,  S·K·萨利文 ,  K·维思

IPC分类号： G01R13/02 ,  G06F17/40 ,  G06F12/00

CPC分类号： G06F5/14 ,  G01R13/029

摘要： 一种用于数据采集的长记录长度存储器的数据管理方法，该方法将数据样本写入到存储器内具有等于预触发时间的大小的初始循环缓冲器。当发生第一触发事件时，则将数据样本写入到存储器内循环缓冲器之后的线性区域内。线性区域中的数据样本采集继续，直到最后一个触发事件之后后触发和新的预触发时间届满为止，此时，采集终止，并且该新的预触发时间成为下一个触发事件的新循环缓冲器。以此方式，利用关联的预触发数据和后触发数据一起捕获所有触发事件。

公开(公告)号：CN1830224A

公开(公告)日：2006-09-06

申请号：CN200480022153.0

申请日：2004-07-28

申请人： 皇家飞利浦电子股份有限公司

发明人： N·J·L·菲利普斯 ,  K·W·德罗姆 ,  E·沃斯

IPC分类号： H04Q11/04

CPC分类号： G06F5/14 ,  G06F2205/061 ,  H04R2420/07

摘要： 一种缓冲器管理系统(100)，被配置成在数据通信系统中控制数据单元(150)从输入到输出的端到端延迟(Δ)。以块写入速率(Rw)把数据单元(150，152)的块(104，106)写入缓冲器(102)，并且以读取速率(Rr)从此缓冲器(102)中读取数据单元(154，156)。通过修改从缓冲器(102)中的读取速率(Rr)来控制端到端延迟(Δ)，由此根据缓冲器管理系统(100)中的延迟测量来控制缓冲器填充(F)。为计算读取速率(Rr)，至少要求在缓冲器管理系统(100)中把数据单元(150)的输入的输入时刻(Ta)的输入时间测量(mTa)。

公开(公告)号：CN105814537B

公开(公告)日：2019-07-09

申请号：CN201380081287.9

申请日：2013-12-27

申请人： 英特尔公司

发明人： J·霍华德 ,  S·B·麦高恩 ,  K·佩雷奇

IPC分类号： G06F9/06 ,  G06F13/14

CPC分类号： G06F5/065 ,  G06F5/14 ,  G06F13/1673 ,  G06F13/28 ,  G06F13/4027 ,  G06F2205/067 ,  G06F2205/126 ,  Y02D10/14 ,  Y02D10/151

摘要： 一种用于管理输入/输出(I/O)数据的装置可以包括：流送I/O控制器，用于从加载/存储域部件接收数据，并将所述数据输出为包括第一数据移动类型和第一数据格式类型的第一数据类型的第一流送数据。所述装置还可以包括至少一个加速器，其耦合到所述流送I/O控制器，用于接收所述第一流送数据，将所述第一流送数据转换为具有与第一数据类型不同的第二数据类型的第二流送数据，并输出所述第二流送数据。此外，所述装置可以包括流送互连，用于将所述第二数据引导到配置为接收所述第二数据类型的数据的对等设备。

公开(公告)号：CN104793918B

公开(公告)日：2019-07-05

申请号：CN201510024382.6

申请日：2015-01-16

申请人： 阿尔特拉公司

发明人： D·W·孟德尔 ,  D·豪

IPC分类号： G06F5/10

CPC分类号： G06F5/14 ,  G06F5/12 ,  G06F2205/061

摘要： 本发明的各实施例涉及确定性FIFO缓冲器。一个实施例涉及一种用于确定FIFO缓冲器的延时的方法。最高位被从FIFO写计数器和FIFO读计数器提供给输入比较逻辑，该输入比较逻辑在具有相同逻辑电平的最高写位和最高读位和具有不同逻辑电平的最高写位和最高读位之间区分。基于输入比较逻辑的输出来确定FIFO缓冲器的占用水平以及因此的延时。另一实施例涉及一种FIFO缓冲器，该FIFO缓冲器具有各自具有比对FIFO缓冲器寻址所需位长度长一位的位长度的写计数器和读计数器。另一实施例涉及一种调整FIFO缓冲器的延时的方法。其他实施例和特征也被公开。

公开(公告)号：CN104579554B

公开(公告)日：2018-05-18

申请号：CN201410586935.2

申请日：2014-10-28

申请人： 联发科技股份有限公司

发明人： 林奇锋 ,  许功炎 ,  粘宇邦

IPC分类号： H04L1/00

CPC分类号： H04L47/00 ,  G06F5/06 ,  G06F5/14 ,  H04L25/05 ,  H04L69/28

摘要： 本发明提供数据传输装置与数据传输方法,数据传输装置设置于操作在不同的数据速率的两个网络层，所述数据传输装置耦接至时钟产生器,所述时钟产生器为下层网路层提供参考时钟,且所述时钟产生器耦接至具有整数分频因子的频率合成器以依据所述参考时钟及整数分频因子,为上层网络层产生分频时钟,所述数据传输装置包括:第一处理电路相应于所述上层网络层,耦接至所述频率合成器,使用所述分频时钟作为所述第一处理电路的操作频率来接收与发送数据；第二处理电路,相应于下层网络层,所述第二处理电路耦接至所述时钟产生器及第一处理电路,自所述第一处理电路接收数据,使用所述参考时钟作为所述第二处理电路内的编码数据的操作频率；其中,所述分频时钟产生自具有整数分频因子的频率合成器。本发明提供数据传输装置与数据传输方法能防止数据回流。