公开(公告)号：CN115081371B

公开(公告)日：2024-10-01

申请号：CN202210757199.7

申请日：2022-06-30

申请人： 无锡中微亿芯有限公司

发明人： 姜姗 ,  董志丹 ,  虞健 ,  王新晨 ,  李卿 ,  惠锋

IPC分类号： G06F30/347 ,  G06F30/392 ,  G06F30/3947 ,  G06F111/04

摘要： 本申请公开了一种基于IP核的布局范围约束实现的FPGA布局方法，涉及FPGA技术领域，该方法针对内置IP核的FPGA，首先根据每个IP核的IP子网表和IP性能约束确定IP核的布局范围，然后在各个IP核的IP子网表在对应布局范围内布局布线的条件下，基于用户设计约束和各个IP核各自的IP性能约束、对输入网表在FPGA上进行全局的布局布线。通过预先确定IP核的布局范围作为约束，可以保证IP核在对应的布局范围布局时能够达成IP性能约束，可以尽快达成各个IP核的IP性能约束和用户设计约束，降低布局难度，提高布局效率和质量。

公开(公告)号：CN118606120A

公开(公告)日：2024-09-06

申请号：CN202311863174.6

申请日：2023-12-29

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名

IPC分类号： G06F11/22 ,  G06F11/25 ,  G06F11/36 ,  G06F30/343 ,  G06F30/347

摘要： 本发明涉及芯片验证技术领域，公开了一种芯片位流验证方法、装置、计算机设备及存储介质。所述方法包括：基于密码算法构建测试用例代码；测试用例代码为行为级的代码；将测试用例代码转换为测试逻辑网表；将测试逻辑网表配置到待测芯片，得到芯片布局布线结果，并生成待测芯片的资源利用率报告；基于芯片布局布线结果生成测试比特流文件；将测试比特流文件加载到待测芯片中，生成待测芯片的功能验证结果；根据待测芯片的资源利用率报告及待测芯片的功能验证结果，确定待测芯片的位流验证结果。上述方案，将密码算法用于构建测试用例代码，提高了测试用例对待测芯片的资源利用率，在实现芯片位流验证功能时效率高。

公开(公告)号：CN118569187A

公开(公告)日：2024-08-30

申请号：CN202410637807.X

申请日：2024-05-22

申请人： 中国电子科技集团公司第五十四研究所

发明人： 李晶 ,  王亚舟 ,  刘旭东 ,  樊宏宝 ,  刘友永 ,  马文起

IPC分类号： G06F30/392 ,  G06F30/394 ,  G06F30/347 ,  G06F1/12 ,  G06F115/02

摘要： 本发明公开了基于时差测量的高精度时频同步SIP集成设计方法，属于小型化高精度时频传递技术领域；其基于高精度的时差测量以及高精度的时频同步锁相控制原理，提出了一款高精度的时频同步芯片的设计模型，研制的芯片可具备测量和信号处理及时频同步的功能。本发明属于小型化高精度时频传递技术领域，主要为航天测控领域分布式测控站以及分布式雷达系统提供小型化高精度时频传递单元，便于机载或者车载。

公开(公告)号：CN111651951B

公开(公告)日：2024-08-13

申请号：CN202010500350.X

申请日：2020-06-04

申请人： 上海思尔芯技术股份有限公司

发明人： 张吉锋 ,  周超

IPC分类号： G06F30/343 ,  G06F30/347 ,  G06F13/42 ,  G06F13/38 ,  G06F11/10 ,  G06F115/02

摘要： 本发明公开了一种FPGA端口扩展的方法，通过对每个FPGA的外部连接接口进行统一处理，利用FPGA厂家提供的底层高速数据串并转换IP模块，采用TDM技术，生成新的顶层，自动加入每个FPGA的数据收发模块。根据用户设定的数据信号传输比例，自动封装厂家提供的底层高速数据传输IP，在多个FPGA之间快速的传递大量的设计信号，整个设计的逻辑功能运行正确，运行期性能达到最优。在异步TDM模式中，对数据采样进行数据同步处理，确保数据在采样的过程不会产生亚稳态，保证了数据的稳定传输。用户利用本发明提供的方法可以快速，方便地开发、设计基于多块FPGA的大容量、复杂程度高的芯片设计，加快SOC产品的开发流程。

公开(公告)号：CN117787169B

公开(公告)日：2024-08-09

申请号：CN202311793278.4

申请日：2023-12-25

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名

IPC分类号： G06F30/343 ,  G06F30/347

摘要： 本发明涉及FPGA技术领域，公开了一种基于FPGA的网表优化方法、装置、计算机设备及存储介质，该方法包括：获取逻辑映射环节后生成的初始物理网表；检测初始物理网表中每一个逻辑单元的逻辑类型以及关键信息，关键信息用于标记需要优化的逻辑单元；根据每一个逻辑单元的逻辑类型以及关键信息，采用与逻辑类型对应的优化策略对对应的逻辑单元进行优化；在所有逻辑单元优化结束后，获得优化后的目标物理网表。本发明采用针对性的优化策略对逻辑单元进行优化，从而获得优化后的网表，不仅提升了网表的性能，还减少了资源消耗以及整体延时。

公开(公告)号：CN117787172B

公开(公告)日：2024-07-12

申请号：CN202311826120.2

申请日：2023-12-27

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名 ,  请求不公布姓名 ,  请求不公布姓名

IPC分类号： G06F30/347

摘要： 本发明涉及可编程逻辑器件技术领域，公开了一种布线资源图的构建方法、装置、计算机设备及存储介质，该方法包括：确定多个基础模块中的每个基础模块的子布线资源图，得到多个子布线资源图，子布线资源图包括对应的基础模块内的多个输入输出引脚和多个输入输出引脚的连接关系；对比第一子布线资源图和第二子布线资源图，第一子布线资源图为第一基础模块的子布线资源图，第二子布线资源图为第二基础模块的子布线资源图；在第一子布线资源图和第二子布线资源图相同的情况下，删除第一目标子布线资源图；将第三子布线资源图确定为布线资源图。本发明能够减少布线资源图占用的存储空间以及加载所需要的时长。

公开(公告)号：CN116738909B

公开(公告)日：2024-05-24

申请号：CN202310753584.9

申请日：2023-06-25

申请人： 成都电科星拓科技有限公司

发明人： 秦思林

IPC分类号： G06F30/347

摘要： 本发明提供了一种集成电路的Memory集成方法，包括：建立通用用户需求表与实例化Memory通用接口；对通用用户需求表中用户需求进行分解，确定总面积最小的物理Memory；通过功能分工对Memory进行层次化封装。本发明能够针对工艺、供应商不同的Memory工具，结合项目的具体Memory需求，屏蔽底层实现，建立通用Memory的顶层，在项目中方便明了调用通用顶层，提高项目的Memory集成效率，满足项目在前期验证、后期综合的使用，提升集成电路项目的研发管理水平。本发明可以应用在所有芯片开发项目中。

公开(公告)号：CN117993339A

公开(公告)日：2024-05-07

申请号：CN202211334463.2

申请日：2022-10-28

申请人： 中车株洲电力机车研究所有限公司

发明人： 李雪荣 ,  范伟 ,  傅航杰 ,  王雄 ,  吴智勇 ,  彭凯 ,  李超 ,  马慧林 ,  寻志立

IPC分类号： G06F30/347 ,  H02M1/00

摘要： 本申请公开了一种基于电路配置的变流器模块设计方法及变流器模块，涉及变流器技术领域，变流器模块设计方法包括：根据不同应用工况及电路拓扑，提取变流器模块的最小功能单元；组合所述最小功能单元，确定所述变流器模块的通用结构与可配置项；根据电路拓扑及系统参数，调整所述可配置项的参数，并保持所述变流器模块的对外接口不变。应用该方法所设计的变流器模块整体的通用性更高，应用范围更广。变流器模块包括复合绝缘水冷散热器组件、电连接器组合板、电容器组件、功率器件以及复合母排组件，且水、电接口分离，电连接器插头的插孔为矩形孔。该变流器模块通用性高，方便维护，安全性好。

公开(公告)号：CN116738911B

公开(公告)日：2024-04-30

申请号：CN202310841002.2

申请日：2023-07-10

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名 ,  请求不公布姓名

IPC分类号： G06F30/347 ,  G06F30/327 ,  G06N3/0475 ,  G06N3/094 ,  G06V10/774 ,  G06V10/82

摘要： 本申请是关于涉及布线拥塞预测技术领域，具体涉及布线拥塞预测方法、装置及计算机设备，该方法包括获取历史布局图像的网表数据、布局方案数据及布线拥塞数据，并分别进行图像特征编码；根据图像特征编码结果，生成历史布局图像图像转换后的目标布局图像及目标拥塞图像；将目标布局图像及目标拥塞图像输入至待训练的布线拥塞预测模型，并对布线拥塞预测模型进行训练，以获取训练后的布线拥塞预测模型；获取待预测布局图像，并通过训练后的布线拥塞预测模型对待预测布局图像进行布线拥塞预测，以获取待预测布局图像的布线拥塞预测结果。上述方案解决了现有的布线拥塞预测存在布线流程繁琐，拥塞预测效率低、精确性差的问题。

公开(公告)号：CN117875240A

公开(公告)日：2024-04-12

申请号：CN202311870577.3

申请日：2023-12-29

申请人： 合肥工业大学 ,  无锡亚科鸿禹电子有限公司

发明人： 张多利 ,  王鹏程 ,  杨滔 ,  沈坚 ,  孙亮

IPC分类号： G06F30/347 ,  G06F1/08 ,  G06F1/12 ,  G06F115/02

摘要： 本发明公开了一种多片FPGA时钟分组动态配置板卡击配置方法，涉及SoC验证领域，包括：主FPGA和子FPGA；主FPGA和子FPGA均各自包括：SceMI模块、时钟配置模块和待测设备；SceMI模块向时钟配置模块发送SceMI总线传输的时钟配置信息，时钟配置模块向待测设备发送时钟配置信号；主FPGA还包括：待测设备启动单元、用户启动单元和或非门；待测设备启动单元和用户启动单元连接或非门的输入端，或非门的输出端连接所有时钟配置模块发送时钟控制信号，时钟控制信号包括组别信息和启动信息；启动信息为ture时，时钟配置模块开始对待测设备进行时钟同步工作。