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公开(公告)号：CN117494624A
公开(公告)日：2024-02-02
申请号：CN202311435719.3
申请日：2023-11-01
申请人： 合肥工业大学 , 无锡亚科鸿禹电子有限公司
IPC分类号： G06F30/33 , G06F117/08
摘要： 本发明涉及软硬件协同仿真技术领域，公开了一种基于通用总线的事务交易器快速设计方法，包括系统通信框架设计，且系统通信框架设计包括如下步骤：步骤101：软件侧设计，系统的软件侧主要由C/C++语言编写的测试激励。本发明所提出的系统快速设计方法通过软硬件通道协议将软硬件相结合实现，使用模块化的概念进行设计，将各个功能分离成独立的模块，便于后期对仿真系统的扩展和延伸；本发明所提出的快速设计方法中通过对通用总线与软硬件通道的连接后，只需对定制总线协议的桥接逻辑进行设计，一次可以更快速的完成事务交器的设计和快速建立目标总线协议的软硬件通信。
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公开(公告)号：CN117875240A
公开(公告)日：2024-04-12
申请号：CN202311870577.3
申请日：2023-12-29
申请人： 合肥工业大学 , 无锡亚科鸿禹电子有限公司
IPC分类号： G06F30/347 , G06F1/08 , G06F1/12 , G06F115/02
摘要： 本发明公开了一种多片FPGA时钟分组动态配置板卡击配置方法，涉及SoC验证领域，包括：主FPGA和子FPGA；主FPGA和子FPGA均各自包括：SceMI模块、时钟配置模块和待测设备；SceMI模块向时钟配置模块发送SceMI总线传输的时钟配置信息，时钟配置模块向待测设备发送时钟配置信号；主FPGA还包括：待测设备启动单元、用户启动单元和或非门；待测设备启动单元和用户启动单元连接或非门的输入端，或非门的输出端连接所有时钟配置模块发送时钟控制信号，时钟控制信号包括组别信息和启动信息；启动信息为ture时，时钟配置模块开始对待测设备进行时钟同步工作。
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公开(公告)号：CN118101581A
公开(公告)日：2024-05-28
申请号：CN202410061962.1
申请日：2024-01-16
申请人： 合肥工业大学 , 无锡亚科鸿禹电子有限公司
摘要： 本发明公开了一种针对多FPGA组网快速配置的分片加载方法，涉及FPGA开发和验证的技术领域，该方法包括：将PC端通过SCE‑MI总线的输入接口与ZYNQ应用端连接，PC端加载保存在本地的位流文件；PC端计算位流文件的大小后根据切片规则将位流文件切分为多个切片；对每一个切片而言，将本切片的大小和对应FPGA的ID写入本切片；PC端将切片依次输入ZYNQ应用端，ZYNQ应用端根据每一个切片所包含的信息生成多个控制信号，ZYNQ应用端通过FPGA配置接口将控制信号发送至FPGA组网中对应的FPGA，FPGA执行命令完成工作。
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公开(公告)号：CN115686985B
公开(公告)日：2023-04-18
申请号：CN202211720046.1
申请日：2022-12-30
申请人： 无锡亚科鸿禹电子有限公司
IPC分类号： G06F11/26
摘要： 本发明涉及FPGA调试、原型验证技术领域，尤其涉及一种基于查找表结构的触发条件实现方法，包括至少一个查找表结构；每个查找表结构包括若干查找表和若干断点基本单元，若干查找表形成N级的级联收敛结构，第１级查找表的输出端输出触发条件，第N级查找表的输入端接收若干断点基本单元的输出信号，每个查找表的运算逻辑为其所有输入端的相与运算。本发明支持任意个独立的触发条件，触发信号可重复用于每个触发条件，组成每个触发条件的触发信号都可单独进行比较值设置，独立的触发条件还可用于组合成最终触发条件，触发条件设置十分灵活，支持复杂的触发条件，能方便、快速的定位到信号观测点，大大减少原型验证调试阶段所需时间。
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公开(公告)号：CN115934196A
公开(公告)日：2023-04-07
申请号：CN202211606754.2
申请日：2022-12-13
申请人： 无锡亚科鸿禹电子有限公司
摘要： 本申请公开FPGA原型验证的断点触发系统和方法，涉及FPGA技术领域，包括原型验证调试软件、触发条件生成模块、触发模块、采样模块和待测芯片；原型验证调试软件用于根据预设信号向触发条件生成模块发送触发信息，根据被测信号向触发模块发送触发条件码；采样模块实时接收触发信号，以及采集待测芯片的被测信号，便于原型验证调试软件根据触发信号、预设信号以及被测信号更新触发条件码，在输出目标触发信号时定位待测芯片的目标信号点；触发条件码的数量和被测信号的被测类型数相同，一一对应。方案支持任意逻辑运算组成复杂的逻辑表达式作为触发条件进行断点触发，更方便快速定位到信号观测点，减少原型验证调试阶段所需的时间。
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公开(公告)号：CN116382419A
公开(公告)日：2023-07-04
申请号：CN202211646173.1
申请日：2022-12-21
申请人： 无锡亚科鸿禹电子有限公司
IPC分类号： G06F1/06
摘要： 本发明涉及时钟生成技术领域,公开了一种基于动态配置的时钟信号生成装置，包括MMCM、PLL、配置数据生成单元、计算单元和解析单元；在实际使用时，本发明通过计算单元和解析单元可以选中MMCM和PLL输出时钟信号，当需要更改MMCM和PLL的时钟输出端口输出的时钟信号时，不用重新选取那个MMCM和那个PLL来输出时钟信号，只需对已经选中的MMCM和PLL重新配置数据即可，从而可以减少更换输出时钟信号时所需要的配置数据量，提高配置速度。
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公开(公告)号：CN115879402A
公开(公告)日：2023-03-31
申请号：CN202211622340.9
申请日：2022-12-16
申请人： 无锡亚科鸿禹电子有限公司
IPC分类号： G06F30/331 , G06F30/34 , G06F111/02
摘要： 本发明公开了一种软硬件协同仿真通信方法，其可实现分片后软件侧到硬件侧的准确连接和通信，该方法基于软硬件协同仿真系统实现，软硬件协同仿真系统包括软件侧、硬件侧，该方法包括：搭建软硬件协同仿真系统；对待测设计源代码进行划分并创建不同层次；在软件侧，对各个层次进行分析，确定层次的第一路径；将第一路径、层次发送给硬件侧；在硬件侧，将FPGA模块分割为若干片区，然后将层次移至对应片区中；对各个片区进行分析，确定片区中各层次的第二路径；在软件侧、硬件侧对应的第一路径、第二路径中分别插入第一逻辑接口、第二逻辑接口；将第一逻辑接口与第二逻辑接口相连进行数据传输，实现分片后软件侧与硬件侧的数据通信。
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公开(公告)号：CN115827167A
公开(公告)日：2023-03-21
申请号：CN202211652455.2
申请日：2022-12-22
申请人： 无锡亚科鸿禹电子有限公司
IPC分类号： G06F9/455 , G06F9/54 , G06F30/398 , G06F115/02 , G06F115/06
摘要： 本发明涉及集成电路验证技术领域，尤其涉及一种提升SoC或ASIC混合验证的通信速率的方法，包括仿真加速器和Qemu模拟器；仿真加速器运行于主机上，主机基于RPC协议标准注册RPC服务端；Qemu模拟器基于内存模拟嵌入式SoC硬件平台为客户机提供运行环境为虚拟设备提供qapi应用编程接口；客户机为用户提供混合验证服务；虚拟设备使用Qemu模拟器提供的qapi应用编程接口模拟虚拟设备，虚拟设备基于RPC协议标准注册RPC客户端；多重缓存模块用于提供多重缓存功能，包括缓存数据信息、地址信息和位图信息；数据预取及缓存模块用于提供预取数据及缓存数据功能；虚拟设备的OPS通过RPC客户端与主机的RPC服务端交互实现,本发明验证效率高、可扩展性强、可移植性强、兼容性高。
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公开(公告)号：CN115688653B
公开(公告)日：2023-03-17
申请号：CN202310000592.6
申请日：2023-01-03
申请人： 无锡亚科鸿禹电子有限公司
IPC分类号： G06F30/34 , G06F115/08 , G06F117/08
摘要： 本发明涉及软硬件协同仿真技术领域，尤其涉及一种基于软硬件协同仿真的软件自动化生成事务器的流程方法，步骤如下：在编译软件中创建工程；配置待测设计和事务器的环境；通过编译软件生成transactor.edf；分析待测设计，生成待测设计层次文件；在网表分析软件中综合待测设计，生成dut.edf；基于步骤三至五获得的文件，利用脚本和网表分析软件，生成带scemi信息的接口文件；利用网表分析软件生成dut_with_scemi.edf，并将其与transactor.edf合并，生成dut_merged_xactors.edf；完成事务器插入流程框架。本发明能够提高设计的保密性并生成所有事务器的流程框架。
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公开(公告)号：CN115983175A
公开(公告)日：2023-04-18
申请号：CN202211631555.7
申请日：2022-12-19
申请人： 无锡亚科鸿禹电子有限公司
IPC分类号： G06F30/34 , G06F16/901
摘要： 本发明公开了一种指定层次并行综合RTL输出网表文件的方法，包括输入用户的RTL设计，指定顶部节点，得到用户设计的层次树；将层次树中每一个非重复子模块生成Verilog文件和对应的stub verilog文件，并记录文件的哈希值；指定切割的子模块层次，指定综合工具的FPGA版型，指定并发数，指定作业集群系统，将层次树切割成多个单元；按照切割后的单元，生成对应的综合tcl脚本，并执行脚本文件输出网表文件；将输出的所有网表文件合并为一个整体形成层次化网表。本发明通过对RTL设计文件进行指定层次分割，之后进行并行综合，提升了综合效率；支持作业集群系统，有效利用服务器资源；支持切换切割子模块的层次，方便用户进行FPGA资源优化。
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