公开(公告)号：CN118841044A

公开(公告)日：2024-10-25

申请号：CN202410857478.X

申请日：2024-06-28

申请人： 苏州元脑智能科技有限公司

发明人： 范飞

IPC分类号： G11B33/14 ,  G11C7/24

摘要： 本发明公开了一种防止恢复数据的机械硬盘及防止恢复数据的方法，其中防止恢复数据的机械硬盘包括密闭的壳体、磁盘盘片和数据保护物质，数据保护物质与磁盘盘片稳定共存于密闭的壳体内，磁盘盘片包括磁性材料层和润滑保护层，磁性材料层用于存储数据，润滑保护层设置在磁性材料层上，润滑保护层上设有容纳孔，容纳孔与磁性材料层连通，数据保护物质设置在容纳孔内，当密闭的壳体被打开不再密闭时，数据保护物质与外界空气反应生成腐蚀性物质并腐蚀磁性材料层使得数据被破坏，磁性材料层上设有多条磁道，数据存储在磁道上，容纳孔与磁道连通。本发明能在密闭的壳体被拆解打开后腐蚀磁盘盘片，从而防止磁盘盘片的数据恢复造成数据信息泄露。

公开(公告)号：CN118248193B

公开(公告)日：2024-07-30

申请号：CN202410659565.4

申请日：2024-05-27

申请人： 安徽大学

发明人： 彭春雨 ,  王瑞璇 ,  关立军 ,  强斌 ,  戴成虎 ,  赵强 ,  蔺智挺 ,  吴秀龙 ,  陈军宁

IPC分类号： G11C11/419 ,  G11C7/10 ,  G11C7/24

摘要： 本发明属于集成电路领域，具体涉及一种基于参考电路动态匹配的高可靠性存内计算电路、芯片。该电路包括基于SRAM单元构成的存算阵列以及各种外围电路。存算阵列中的各个SRAM单元采用具有双字线的SRAM单元；按奇数行和偶数行将存算阵列中的SRAM单元分为两类，一类全作为计算单元，另一类全作为量化单元。存算阵列中每列的两条位线连接在一个SA上。按列运算过程中，各计算单元的计算电压输出到一侧位线，量化阶段选择与计算行临界的量化行，参考电压输出到另一侧位线。该方案可以克服位线寄生因素的影响，进而提高电路的可靠性。此外，本发明还特别选择7T‑SRAM单元构成存算阵列，以克服电路读破坏的问题。

公开(公告)号：CN109285576B

公开(公告)日：2024-07-26

申请号：CN201810789754.8

申请日：2018-07-18

申请人： 英飞凌科技股份有限公司

发明人： 威兰·菲舍尔 ,  贝恩德·迈尔

IPC分类号： G11C7/24

摘要： 描述一种存储器装置，其具有存储器单元场，其中每列与一个位线相关联，并且每行与一个字线相关联，其中列包括：存储有效数据的存储器单元的第一列；和第二列类型的存储预设的校验数据的存储器单元列，其中至少第二列类型的存储器单元列的存储器单元在读访问时将相关联的位线置于如下值，所述值对应于由第二列类型的列的存储器单元存储的数值的逻辑组合，所述存储器单元属于在读访问时编址的存储器单元行；和探测电路，所述探测电路设计成在读访问时探测，与第二列类型的存储器单元列相关联的位线是否设定成如下值，所述值对应于由存储器单元的第二列类型的列的存储器单元存储的值的逻辑组合，并且所述存储器单元的值属于不同的存储器单元行。

公开(公告)号：CN118248193A

公开(公告)日：2024-06-25

申请号：CN202410659565.4

申请日：2024-05-27

申请人： 安徽大学

发明人： 彭春雨 ,  王瑞璇 ,  关立军 ,  强斌 ,  戴成虎 ,  赵强 ,  蔺智挺 ,  吴秀龙 ,  陈军宁

IPC分类号： G11C11/419 ,  G11C7/10 ,  G11C7/24

摘要： 本发明属于集成电路领域，具体涉及一种基于参考电路动态匹配的高可靠性存内计算电路、芯片。该电路包括基于SRAM单元构成的存算阵列以及各种外围电路。存算阵列中的各个SRAM单元采用具有双字线的SRAM单元；按奇数行和偶数行将存算阵列中的SRAM单元分为两类，一类全作为计算单元，另一类全作为量化单元。存算阵列中每列的两条位线连接在一个SA上。按列运算过程中，各计算单元的计算电压输出到一侧位线，量化阶段选择与计算行临界的量化行，参考电压输出到另一侧位线。该方案可以克服位线寄生因素的影响，进而提高电路的可靠性。此外，本发明还特别选择7T‑SRAM单元构成存算阵列，以克服电路读破坏的问题。

公开(公告)号：CN117667769A

公开(公告)日：2024-03-08

申请号：CN202311717955.4

申请日：2023-12-13

申请人： 深信服科技股份有限公司

发明人： 张晶 ,  陶缘

IPC分类号： G06F12/14 ,  G11C7/24 ,  G11C7/20

摘要： 本申请公开了一种核心静态数据的内存访问方法、装置、设备及存储介质，涉及计算机技术领域，包括：将初始化后目标内存区域的读写属性设置为只读；当接收到数据写入指令，则通过第一程序接口对与初始化后目标内存区域对应的互斥锁上锁，将初始化后目标内存区域的读写属性设置为可读写；将目标应用程序在运行过程中产生的核心静态数据写入初始化后目标内存区域，将初始化后目标内存区域的读写属性设置为只读，对目标互斥锁解锁；当接收到数据读取指令，则根据数据读取指令并通过第二程序接口从初始化后目标内存区域中读取相应的核心静态数据。本申请针对内存写越界行为具备主动防御的能力，极大的避免了由于内存写越界导致的应用程序崩溃异常。

公开(公告)号：CN117171820A

公开(公告)日：2023-12-05

申请号：CN202310636949.X

申请日：2023-05-31

申请人： 美光科技公司

发明人： A·A·罗韦利 ,  C·A·琼斯

IPC分类号： G06F21/75 ,  G06F21/79 ,  G11C7/24

摘要： 本公开涉及毛刺检测冗余。一种方法可包含通过经由连接矩阵耦合到第一处理单元的毛刺检测器检测存储器系统上的毛刺的指示。所述方法可包含经由所述连接矩阵向至少第二处理单元通知所检测到的所述毛刺的所述指示。所述方法可包含在通知至少所述第二处理单元之后，经由所述至少第二处理单元传输毛刺确认信号。

公开(公告)号：CN117010032A

公开(公告)日：2023-11-07

申请号：CN202311283187.6

申请日：2023-10-07

申请人： 中国人民解放军国防科技大学

发明人： 邵津津 ,  王耀华 ,  李少青 ,  郭阳 ,  陈吉华 ,  宋睿强 ,  彭奕景 ,  苏颋 ,  石佳禾 ,  王浩文 ,  胡星

IPC分类号： G06F21/73 ,  G11C7/24

摘要： 本发明涉及一种自动读和清零的SRAM物理不可克隆函数电路及设备。包括逻辑门模块、计数模块、数据选择模块和SRAM存储器。通过设定计数模块的初始值，随着每个时钟上升沿计数模块不断累计，计数模块的输出数据发生改变，从而改变地址端口的值，进而实现SRAM存储器对不同地址的自动化读操作。当经过特定个时钟周期后，SRAM存储器接收到的读写使能信号变为写操作，随着每个时钟上升沿计数模块继续不断累计，同理，实现SRAM存储器对不同地址的自动化清零操作。提高了集成电路整体的安全性。

公开(公告)号：CN111696597B

公开(公告)日：2023-10-31

申请号：CN202010166699.4

申请日：2020-03-11

申请人： 美光科技公司

发明人： 奥利维尔·杜瓦尔 ,  兰斯·多弗

IPC分类号： G11C7/24 ,  G06F21/78

摘要： 本申请案涉及一种用于由非特权用户进行安全写入的方法和设备。存储器装置可以配置有以安全写入模式操作的一个或多个存储块。所述存储器装置可以从非特权用户接收附加命令。所述附加命令可以指示待在由所述存储器装置确定的地址处写入到所述存储块的数据。所述存储器装置可以识别指向用于将所述数据存储在所述存储块内的所述地址的指针。所述存储器装置可以基于识别所述指针而将所述数据写入到所述存储块的一部分，且可以基于写入所述数据来更新与所述存储块相关联的所述指针。

公开(公告)号：CN115985359A

公开(公告)日：2023-04-18

申请号：CN202111202660.4

申请日：2021-10-15

申请人： 世界先进积体电路股份有限公司

发明人： 唐伯元 ,  叶仰森 ,  苏瑄淇

IPC分类号： G11C7/24 ,  G11C7/10

摘要： 本申请公开了一种存储装置及控制方法，其中所述存储装置包括一存储阵列以及一抗干扰电路。存储阵列包括一第一存储单元以及一第二存储单元。第一存储单元耦接一第一导线以及一特定导线。第二存储单元耦接一第二导线以及特定导线。抗干扰电路对第一存储单元进行一第一写入操作，并对第二存储单元进行一确认操作。确认操作是判断第二存储单元所存储的数据是否受到第一写入操作的干扰。当第二存储单元所存储的数据受到第一写入操作的干扰时，抗干扰电路对第二存储单元进行一第二写入操作。

公开(公告)号：CN115713951A

公开(公告)日：2023-02-24

申请号：CN202211477773.X

申请日：2022-11-23

申请人： 海信电子科技(深圳)有限公司

发明人： 包庆幸 ,  胡罡罡 ,  巫金全

IPC分类号： G11C7/24 ,  G11C5/14 ,  G06F21/78 ,  G06F21/81

摘要： 本发明公开了一种自毁电路和电子设备，其中，自毁电路包括自毁供电单元、并发自毁储能单元、自毁开关控制单元和自毁触发单元，其中，自毁供电单元可以向并发自毁储能单元提供自毁电能，自毁触发单元可以在接收到触发信号后，输出自毁控制信号，自毁开关控制单元在自毁控制信号的控制下，导通并发自毁储能单元和每个存储单元之间的通路，向每个存储单元输出自毁电压，以使每个存储单元接收到自毁电压后，被损坏。由于本申请中的并发自毁储能单元可以同时向每个存储单元提供自毁电压，因此，可以提高自毁速度。