公开(公告)号：CN119521034A

公开(公告)日：2025-02-25

申请号：CN202411661132.9

申请日：2024-11-20

Applicant: 安徽大学

Inventor： 赵强 ,  汤玉杰 ,  党世祺 ,  张升钺 ,  张建民 ,  强斌 ,  彭春雨 ,  蔺智挺 ,  吴秀龙

IPC: H04N25/773 ,  H04N25/771 ,  H04N25/766 ,  H04N25/703

Abstract: 本发明涉及图像传感器设计技术领域，具体公开了基于相邻像素预测的SAR‑SS型ADC电路、模块。本发明的SAR‑SS型ADC电路包括：信号输入部、增益放大器、采样保持及电压抬升部、预测控制部、SAR‑ADC部、SS‑ADC部、数据处理部。本发明采用多列共享ADC的方式来减少ADC的数量；同时将11bit量化分解成通过SAR‑ADC部进行5bit除量化、SS‑ADC部进行6bit细量化，并增设了预测控制部来对是否需要进行5bit粗量化进行判断，以减少5bit粗量化的不必要耗时及功耗。本发明解决了传统列级ADC由于采用一列配一个而导致ADC总数量偏多的问题。

公开(公告)号：CN118280410A

公开(公告)日：2024-07-02

申请号：CN202410652070.9

申请日：2024-05-24

Applicant: 安徽大学

Inventor： 刘立 ,  关立军 ,  强斌 ,  彭春雨 ,  吴秀龙 ,  蔺智挺 ,  陈军宁

IPC: G11C11/419 ,  G06F15/78

Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及10T1C‑SRAM存算单元、存算阵列、及存算电路。本发明公开了一种10T1C‑SRAM存算单元，包括6T‑SRAM部、XOR运算部。6T‑SRAM部为经典的6T‑SRAM。XOR运算部包括2个PMOS管P3~P4、2个NMOS管N5~N6、1个电容C0。在存内计算模式下，Q、A在XOR运算部进行XOR运算，运算结果通过C0充电到LCBL上。本发明提供的10T1C‑SRAM存算单元可以克服工艺失配对充电路径的影响，保证计算输出结果的准确性。本发明解决了现有XOR运算电路易受到工艺影响产生的放电波动而导致输出不能准确识别的问题。

公开(公告)号：CN115565578B

公开(公告)日：2024-04-09

申请号：CN202211191120.5

申请日：2022-09-28

Applicant: 安徽大学

Inventor： 胡薇 ,  强斌 ,  彭春雨 ,  卢文娟 ,  赵强 ,  戴成虎 ,  郝礼才 ,  王亚玲 ,  吴秀龙

IPC: G11C11/413 ,  G11C8/08 ,  G11C7/12

Abstract: 本发明涉及集成电路设计领域，尤其涉及一种基于极性加固技术的抗辐射SRAM存储单元电路、芯片。本发明的基于极性加固技术的抗辐射SRAM存储单元电路采用NMOS晶体管N7、N8和PMOS晶体管P5、P6配合，并采用双字线WL1、WL2控制。本发明在保证单元抗SEU的情况下，相较于之前的RCPD‑14T单元，本单元在性能表现上存在部分提升，其中包括读延迟、读噪声容限。并且读噪声容限在0.8V‑1.2V工作电压中都有所提升，即本单元稳定性指标得到提升。

公开(公告)号：CN115565578A

公开(公告)日：2023-01-03

申请号：CN202211191120.5

申请日：2022-09-28

Applicant: 安徽大学

Inventor： 胡薇 ,  强斌 ,  彭春雨 ,  卢文娟 ,  赵强 ,  戴成虎 ,  郝礼才 ,  王亚玲 ,  吴秀龙

IPC: G11C11/413 ,  G11C8/08 ,  G11C7/12

Abstract: 本发明涉及集成电路设计领域，尤其涉及一种基于极性加固技术的抗辐射SRAM存储单元电路、芯片。本发明的基于极性加固技术的抗辐射SRAM存储单元电路采用NMOS晶体管N7、N8和PMOS晶体管P5、P6配合，并采用双字线WL1、WL2控制。本发明在保证单元抗SEU的情况下，相较于之前的RCPD‑14T单元，本单元在性能表现上存在部分提升，其中包括读延迟、读噪声容限。并且读噪声容限在0.8V‑1.2V工作电压中都有所提升，即本单元稳定性指标得到提升。

公开(公告)号：CN118248193B

公开(公告)日：2024-07-30

申请号：CN202410659565.4

申请日：2024-05-27

Applicant: 安徽大学

Inventor： 彭春雨 ,  王瑞璇 ,  关立军 ,  强斌 ,  戴成虎 ,  赵强 ,  蔺智挺 ,  吴秀龙 ,  陈军宁

IPC: G11C11/419 ,  G11C7/10 ,  G11C7/24

Abstract: 本发明属于集成电路领域，具体涉及一种基于参考电路动态匹配的高可靠性存内计算电路、芯片。该电路包括基于SRAM单元构成的存算阵列以及各种外围电路。存算阵列中的各个SRAM单元采用具有双字线的SRAM单元；按奇数行和偶数行将存算阵列中的SRAM单元分为两类，一类全作为计算单元，另一类全作为量化单元。存算阵列中每列的两条位线连接在一个SA上。按列运算过程中，各计算单元的计算电压输出到一侧位线，量化阶段选择与计算行临界的量化行，参考电压输出到另一侧位线。该方案可以克服位线寄生因素的影响，进而提高电路的可靠性。此外，本发明还特别选择7T‑SRAM单元构成存算阵列，以克服电路读破坏的问题。

公开(公告)号：CN118248193A

公开(公告)日：2024-06-25

申请号：CN202410659565.4

申请日：2024-05-27

Applicant: 安徽大学

Inventor： 彭春雨 ,  王瑞璇 ,  关立军 ,  强斌 ,  戴成虎 ,  赵强 ,  蔺智挺 ,  吴秀龙 ,  陈军宁

IPC: G11C11/419 ,  G11C7/10 ,  G11C7/24

Abstract: 本发明属于集成电路领域，具体涉及一种基于参考电路动态匹配的高可靠性存内计算电路、芯片。该电路包括基于SRAM单元构成的存算阵列以及各种外围电路。存算阵列中的各个SRAM单元采用具有双字线的SRAM单元；按奇数行和偶数行将存算阵列中的SRAM单元分为两类，一类全作为计算单元，另一类全作为量化单元。存算阵列中每列的两条位线连接在一个SA上。按列运算过程中，各计算单元的计算电压输出到一侧位线，量化阶段选择与计算行临界的量化行，参考电压输出到另一侧位线。该方案可以克服位线寄生因素的影响，进而提高电路的可靠性。此外，本发明还特别选择7T‑SRAM单元构成存算阵列，以克服电路读破坏的问题。

公开(公告)号：CN113642723B

公开(公告)日：2024-05-31

申请号：CN202110863399.6

申请日：2021-07-29

Applicant: 安徽大学

Inventor： 代月花 ,  王旭 ,  冯哲 ,  胡古月 ,  邹建勋 ,  杨菲 ,  强斌 ,  朱成龙

IPC: G06N3/0442 ,  G06N3/084 ,  G06N3/065

Abstract: 本发明公开了一种实现原‑异位训练的GRU神经网络电路，所述电路包括3个M+N+1行M列个忆阻器构成的阵列，以及多个模拟乘法器和加法器，其中每个忆阻器阵列的下方均连接有由电阻和运放构成的反向比例电路，每个阵列都形成下方的运算结构；对于左边的忆阻器阵列，每列输出电压经过反向比例电路后输出电压与前一时刻的输出电压经过模拟乘法器后得到结果，该结果再输入至右边忆阻器阵列的横向输入端；前一时刻电压与中间忆阻器阵列每列输出电压经过模拟乘法器运算后，结果输出至加法器；最终加法器输出的电压，用于下一时刻的输入。该电路能够解决GRU神经网络电路异位训练映射误差大，原位训练结构复杂且抗噪能力弱的问题。

公开(公告)号：CN116913342B

公开(公告)日：2023-12-01

申请号：CN202311176711.X

申请日：2023-09-13

Applicant: 安徽大学

Inventor： 强斌 ,  董琛 ,  高梦雅 ,  彭春雨 ,  卢文娟 ,  赵强 ,  蔺智挺 ,  吴秀龙

IPC: G11C11/412 ,  G06F15/78 ,  G11C7/18 ,  G11C8/14 ,  G11C11/417

Abstract: 本发明涉及具有存内布尔逻辑运算功能的存储电路及其模块、芯片。存储电路包括两个存储单元、运算电路。运算电路包括NMOS晶体管N5、N6、N11、N12。N5的栅极电连第一存储单元的一个存储节点，而源极电连N11的源极、漏极电连N6的漏极并形成运算输出节点。N6的栅极电连第一存储单元的另一个存储节点，而源极电连N12的源极。N11的漏极、N12的漏极分别电连第二存储单元的两个存储节点，N11、N12的栅极分别受控于使能信号。本发明通过利用原有的两个存储单元设计分离控制的一组信号接口，做到同一个电路结构可以输出两种不同的逻辑信号，因而能耗低、运算灵活。(56)对比文件J. -W. Su et al..16.3 A 28nm 384kb6T-SRAM Computation-in-Memory Macro with8b Precision for AI Edge Chips.2021 IEEEInternational Solid- State CircuitsConference (ISSCC).2021,250-252.蔺智挺,徐田,童忠瑱,吴秀龙等.基于静态随机存取存储器的存内计算研究进展《.电子与信息学报》.2022,第44卷(第11期),4041-4057.

公开(公告)号：CN113658493B

公开(公告)日：2023-05-02

申请号：CN202110962416.1

申请日：2021-08-20

Applicant: 安徽大学

Inventor： 代月花 ,  冯哲 ,  邹建勋 ,  王旭 ,  胡古月 ,  李星 ,  杨菲 ,  强斌 ,  朱成龙 ,  王菲菲 ,  邵鹏 ,  杨斌 ,  汪小青 ,  陈默 ,  秦耕 ,  李一鸣

IPC: G09B23/18

Abstract: 本发明公开一种用于模拟联想记忆的强化学习仿生电路架构，所述电路架构包括MUX，所述MUX上连接有突触模块、控制模块和输出模块，突触模块包括用于模拟输入神经元的方波电压信号，方波电压信号为2n个，其中，n为大于1的整数，控制模块包括控制信号，控制信号为可以为n个，n和控制信号可强化形成2n种不同类型的强化控制信号代表学习方法强化的人群刺激进入2n个突触模块。本发明强化学习仿生电路架构是基于巴甫洛夫联想记忆以及非联想记忆的，它更真实地模拟了人类记忆的特点，这与我们人类的记忆是一致的；通过输入模拟输入神经元的方波电压信号，通过设置控制信号模拟学习方法强化的人群，能够更加全面的模拟人的学习过程。

公开(公告)号：CN113469348A

公开(公告)日：2021-10-01

申请号：CN202110684264.3

申请日：2021-06-21

Applicant: 安徽大学

Inventor： 代月花 ,  王旭 ,  冯哲 ,  胡古月 ,  邹建勋 ,  杨菲 ,  强斌 ,  朱成龙

IPC: G06N3/063

Abstract: 本发明公开了一种联想记忆中多次泛化和分化的神经形态电路，包括三个输入信号端IN1、IN2、IN3，一个总输出信号OUT，输入信号端IN1、IN2、IN3定义为三个前神经元，前神经元IN1对应巴甫洛夫联想记忆中的非条件反射信号，前神经元IN2和IN3对应条件反射信号；输入信号经处理后得到对应的三个输出信号OUT1、OUT2、OUT3，再经或门U12后得到总输出信号OUT；其中，或门U12定义为后神经元，总输出信号OUT为后神经元接受刺激后发出的信号。上述电路能仿生巴甫洛夫联想记忆中的多次泛化和彻底分化现象，也能仿生传统巴甫洛夫联想记忆中的学习和遗忘现象，具有广阔的应用前景。