公开(公告)号：EP3306479A1

公开(公告)日：2018-04-11

申请号：EP16192581.3

申请日：2016-10-06

申请人： Stichting IMEC Nederland ,  IMEC VZW

发明人： CATTHOOR, Francky ,  SETOAIN RODRIGO, Javier ,  GOMEZ, Jose Ignacio ,  PAPASTERGIOU, Thomas ,  TENLLADO, Christian ,  XYDIS, Sotiris ,  BALOUKAS, Christos ,  DAS, Anup Kumar ,  HARTMANN, Matthias ,  SOUDRIS, Dimitrios

IPC分类号： G06F12/0897 ,  G06F12/1009 ,  G06F12/08 ,  G06F12/0864 ,  G06F12/02 ,  G06F9/50

CPC分类号： G06F12/1054 ,  G06F12/023 ,  G06F12/08 ,  G06F12/0811 ,  G06F12/0864 ,  G06F12/0897 ,  G06F12/1009 ,  G06F12/122 ,  G06F12/128 ,  G06F2212/1016 ,  G06F2212/2515 ,  G06F2212/283 ,  G06F2212/502 ,  G06F2212/621 ,  G06F2212/652 ,  Y02D10/13

摘要： The present invention relates to a memory hierarchy for a system-in-package. The memory hierarchy is directly connectable to a processor (10) via a memory management unit arranged for translating a virtual address sent by said processor into a physical address. The memory hierarchy has a data cache memory and a memory structure having at least a L1 memory array comprising at least one cluster (21) having one or more banks of scratchpad memory. The memory structure comprises a first data access controller (31) arranged for managing one or more of said banks of scratchpad memory of at least one of said clusters of at least said L1 memory array, comprising a data port for receiving at least one physical address and arranged for checking, for each received physical address, if said physical address is present in said one or more banks of said at least one cluster of at least said L1 memory array and, if so, as a part of said managing, for forwarding a data request to one or more banks of scratchpad memory where said physical address is required, and if not, for forwarding said physical address to a cache controller (40) steering said data cache memory.

摘要翻译： 本发明涉及用于系统级封装的存储器层次结构。 存储器层级经由存储器管理单元可直接连接到处理器（10），所述存储器管理单元被布置用于将由所述处理器发送的虚拟地址转换为物理地址。 存储器层次结构具有数据高速缓冲存储器和具有至少一个L1存储器阵列的存储器结构，所述L1存储器阵列包括具有一个或多个暂存器存储器组的至少一个簇（21）。 所述存储器结构包括第一数据存取控制器（31），所述第一数据存取控制器（31）被安排用于管理至少所述L1存储器阵列的所述群集中的至少一个的所述暂存器存储器的所述存储体中的一者或一者以上，所述数据端口包括用于接收 并且被安排用于针对每个接收到的物理地址检查所述物理地址是否存在于所述至少一个L1存储器阵列的所述至少一个簇的所述一个或多个存储体中，并且如果存在，作为所述管理的一部分， 向需要所述物理地址的暂存器存储器的一个或多个存储体提供数据请求，如果不是，则向所述物理地址转发给高速缓存控制器（40）以转向所述数据高速缓存存储器。

公开(公告)号：EP3147908A1

公开(公告)日：2017-03-29

申请号：EP15186601.9

申请日：2015-09-24

申请人： IMEC VZW

发明人： CATTHOOR, Francky ,  RAGHAVAN, Praveen ,  HARTMANN, Matthias ,  KOMALAN PERUMKUNNIL, Manu ,  GÓMEZ, José Ignacio ,  TENLLADO, Christian

IPC分类号： G11C7/10 ,  G06F12/08 ,  G11C11/16

CPC分类号： G06F12/0811 ,  G06F3/0611 ,  G06F3/0656 ,  G06F3/0685 ,  G06F3/0688 ,  G06F8/41 ,  G06F8/452 ,  G06F9/30036 ,  G06F9/38 ,  G06F12/0862 ,  G06F12/0893 ,  G06F12/0897 ,  G06F13/1657 ,  G06F13/1673 ,  G06F15/781 ,  G06F15/7846 ,  G06F2212/1016 ,  G06F2212/222 ,  G06F2212/454 ,  G06F2212/601 ,  G06F2212/6028 ,  G11C7/10 ,  G11C11/165 ,  G11C11/1673 ,  G11C11/1675

摘要： The present invention relates to a memory hierarchy being directly connectable to a processor, said memory hierarchy having at least a Level 1, hereinafter termed L1, memory structure comprising a non-volatile memory unit as L1 data memory and a buffer structure (L1-VWB), said buffer structure comprising a plurality of interconnected wide registers with an asymmetric organization, wider towards said non-volatile memory unit than towards a data path connectable to said processor, said buffer structure and said non-volatile memory unit arranged for being directly connectable to said processor so that data words are selectable to be read or written by said processor.

摘要翻译： 本发明涉及一种存储器层级直接连接到处理器，所述具有至少一个第1级，其包括非易失性存储器单元为L1数据存储器和缓冲结构称为L1存储器结构之后开始（L1 VWB存储器层级 ），所述缓冲结构包括与在不对称组织互连宽寄存器复数，抗蚀剂对所述非易失性存储器单元比朝向连接到所述处理器，所述缓冲结构和被布置为直接地连接所述非易失性存储器单元的数据路径 所述处理器象数据字被选择以进行读取或由所述处理器写入。