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754 条记录 (耗时 0.017 秒)

    Schnelle Abtast-Halte-Schaltungsanordnung
    104.
    发明公开
    Schnelle Abtast-Halte-Schaltungsanordnung 失效
    Schnelle Abtast-Halte-Schaltungsanordnung。

    公开(公告)号：EP0394507A1

    公开(公告)日：1990-10-31

    申请号：EP89107376.9

    申请日：1989-04-24

    申请人： SIEMENS AKTIENGESELLSCHAFT

    发明人： Astegher, Berthold ,  Jessner, Hermann ,  Lechner, Alexander

    IPC分类号： G11C27/02

    CPC分类号： G11C27/026 ,  H03F1/303

    摘要： Zur Realisierung einer Abtast-Halte-Schaltungsanordnung für differenzielle Signale mit geringer Haltekapazität wird ein Verstärker angegeben, bei dem im Kollektorkreis und im Emit­terkreis die gleichen Stromverhältnisse herrschen, indem die Basisströme über zusätzliche Transistoren abgezogen werden und somit in den Kollektor- und Emitterwiderständen die gleichen Ströme fließen und gleiche Spannungsverhältnisse herrschen, indem in den Kollektorkreis jeweils eine zusätzliche Diode geschaltet wird.

    摘要翻译： 为了实现具有低保持能力的差分信号的采样和保持电路布置，规定了放大器，其中集电极电路和发射极电路具有相同的电流条件，这是由于基极电流通过额外的晶体管被​​截止的结果，以及 因此相同的电流在集电极和发射极电阻中流动，并且由于在每种情况下连接在集电极电路中的附加二极管具有相同的电压条件。 ... ...

    Procédé et dispositif pour s'affranchir des perturbations engendrées par les commutateurs de puissance
    105.
    发明公开
    Procédé et dispositif pour s'affranchir des perturbations engendrées par les commutateurs de puissance 失效
    用于电力产生的：消除方法和装置切换病症。

    公开(公告)号：EP0380889A1

    公开(公告)日：1990-08-08

    申请号：EP89400253.4

    申请日：1989-01-30

    申请人： CSEE-DEFENSE

    发明人： Pradat, Philippe

    IPC分类号： G11C27/02

    CPC分类号： G06F11/00

    摘要： Dispositif pour s'affranchir des perturbations engendrées par un ou plusieurs commutateurs de puissance sur un signal électrique donné, caractérisé en ce qu'il comprend :
    - un interrupteur électronique (I) interposé sur la ligne (E,S) de propagation du signal,
    - un générateur (G) d'une impulsion de durée programmée commandant le fonctionnement de cet interrupteur (I), et
    - un circuit à retard (R) recevant l'ordre de commutation du ou des commutateurs perturbateurs, pour déclencher le générateur d'impulsion (G) au moment où la commutation de puissance a lieu.

    Sample holding circuit
    106.
    发明公开
    Sample holding circuit 失效
    样品保持电路

    公开(公告)号：EP0240682A3

    公开(公告)日：1990-03-28

    申请号：EP87102616.7

    申请日：1987-02-24

    申请人： SONY CORPORATION

    发明人： Narabu, Tadakuni c/o Sony Corporation ,  Maki, Yasuhito c/o Sony Corporation

    IPC分类号： G11C27/02 ,  H03H7/30

    CPC分类号： G11C27/02 ,  G11C27/026

    摘要： A sample holding circuit applicable as an output circuit for CCD (charge coupled device) or other delay line. The sample holding circuit includes a sample holding stage (11, 12) and at least one amplifier circuit (14,15) connected to the input and/or output of the sample holding stage (11, 12). The amplifier circuit (14, 15) is arranged to amplify a signal at a gain substantially equal to 1 without introducing any DC level shift.

    Circuit for processing a time-varying signal
    107.
    发明公开
    Circuit for processing a time-varying signal 失效
    Schaltung zur Verarbeitung eines sich zeitlichändernden信号。

    公开(公告)号：EP0355555A1

    公开(公告)日：1990-02-28

    申请号：EP89114568.2

    申请日：1989-08-07

    申请人： TEKTRONIX, INC.

    发明人： Sanielevici, Sergio A.

    IPC分类号： G11C27/02

    CPC分类号： G11C27/026

    摘要： A sample-and-hold circuit for sampling a time-­varying signal comprises a main sample-and-hold subcircuit (44) extending between input and output terminals (42, 46) and an auxiliary sample-and-hold subcircuit (48) extending between the input terminal (42) and a portion of the main subcircuit. Each sample-and-hold subcircuit (44, 48) comprises an input buffer amplifier (52, 82), a diode-bridge switch (56, 84) responsive to a control signal and coupled to the input buffer amplifier, a charge-holding capacitor (76, 100) coupled to the switch, and an output buffer amplifier (78, 98) coupled to the capacitor. The output of the auxiliary output amplifier (98) is further coupled to the main switch and the output of the main output amplifier (78) is coupled to the output terminal (46). A generator (62) generates the control signal for controlling the switches (56, 84) such that the same part of the time-varying signal passing through the main and auxiliary subcircuits (44, 48) is sampled. The time-­varying signal passing through the main subcircuit (44) is delayed such that the time-varying signals traveling through the main and auxiliary subcircuits reach the main switch at substantially the same time.

    摘要翻译： 用于对时变信号进行采样的采样和保持电路包括在输入和输出端子（42,46）之间延伸的主采样和保持子电路（44）和延伸的辅助采样和保持子电路（48） 在输入端子（42）和主支路的一部分之间。 每个采样和保持分支电路（44,48）包括输入缓冲放大器（52,82），响应于控制信号并耦合到输入缓冲放大器的二极管桥开关（56,84），电荷保持 耦合到开关的电容器（76,100）和耦合到电容器的输出缓冲放大器（78,98）。 辅助输出放大器（98）的输出还耦合到主开关，并且主输出放大器（78）的输出耦合到输出端子（46）。 发生器（62）产生用于控制开关（56,84）的控制信号，使得通过主辅助电路（44,48）的时变信号的相同部分被采样。 通过主分支电路（44）的时变信号被延迟，使得通过主辅助电路行进的时变信号基本上同时到达主开关。

    Sample-hold circuit
    108.
    发明公开
    Sample-hold circuit 失效
    Abtast- und Halteschaltung。

    公开(公告)号：EP0350027A2

    公开(公告)日：1990-01-10

    申请号：EP89112356.4

    申请日：1989-07-06

    申请人： KABUSHIKI KAISHA TOSHIBA ,  TOSHIBA MICRO-ELECTRONICS CORPORATION

    发明人： Kitagawa, Nobutaka ,  Sueda, Akihiro ,  Kuwasima, Yasunori

    IPC分类号： G11C27/04 ,  G09G3/36 ,  G11C27/02

    CPC分类号： G11C5/063 ,  G09G3/2011 ,  G09G3/3688 ,  G11C19/00 ,  G11C27/02

    摘要： A sample-hold circuit comprises a large number of sample-hold elements (2Am, ..., 2Am+5), and a mult-­stage shift register (7A) for controlling sampling timings of the sample-hold elements, including a large number of stages corresponding to respective sample-hold elements, characterized in that each of stages (20, 20m, ..., 20m+5) of the multi-stage shift register includes an input gate (21, 21m, ..., 21m+5) for taking a signal shifted from the preceding stage thereinto, an output gate (22, 22m, ..., 22m+5) for shifting the signal taken in by the input gate to the succeeding stage, respective sampling timings of said sample-hold elements corresponding to respective stages being determined by signals taken in between the input and output gates through the input gates at the respective stages. Waveforms of output signals from respective stages for determining the sampling timing are not affected by interstage wiring capacity. Accordingly, where a multi-­stage shift register is made up as a folded array, unevenness occurs in the interstage wiring capacity, but such an unevenness has no bad influence on the sampling timing.

    摘要翻译： 采样保持电路包括大量采样保持元件（2Am，...，2Am + 5）和用于控制采样保持元件的采样定时的多级移位寄存器（7A），包括大 对应于各个采样保持元件的级数，其特征在于，多级移位寄存器的级（20,20m，...，20m + 5）中的每一个包括输入门（21,21m，...， 21m + 5），用于将从前一级移位的信号输入到输入门（22,22m，...，22m + 5），用于将由输入栅极引入的信号移位到后级，各个采样定时 对应于各个级的所述采样保持元件由在各个级的输入门的输入和输出门之间的信号决定。 用于确定采样定时的来自各级的输出信号的波形不受级间布线容量的影响。 因此，在多级移位寄存器构成为折叠列阵的情况下，在级间布线容量中产生不均匀，但是这种不均匀性对采样定时没有不良影响。

    Circuit arrangement for processing sampled analogue electrical signals
    109.
    发明公开
    Circuit arrangement for processing sampled analogue electrical signals 失效
    用于处理采样模拟电路信号的电路布置

    公开(公告)号：EP0322074A3

    公开(公告)日：1989-10-18

    申请号：EP88202962.2

    申请日：1988-12-19

    申请人： PHILIPS ELECTRONICS UK LIMITED ,  Philips Electronics N.V.

    发明人： Hughes, John Barry ,  MacBeth, Ian Craig

    IPC分类号： G05F3/26 ,  G11C27/02

    CPC分类号： G11C27/02 ,  G11C27/028

    摘要： The circuit arrangement includes a low voltage cascode current mirror circuit arrangement having an input branch comprising first and second FETs (T1,T3) and an output branch comprising third and fourth FETs (T2,T4). In order to provide the correct bias potential of V t +2V on at the gate electrodes of the second and fourth FETs (T3,T4) a second output branch comprising two further FETs (T5,T6) and a further current mirror circuit comprising FETs (T7,T8) pass a current through the diode connected FET (T9) so that it produces the voltage V t +V on . If this current is equal to the input current then the diode connected FET (T9) is constructed to have a gate width to length ratio of one quarter of that of the cascode connected transistors (T3,T4). The current mirror circuit is incorporated into current scaling and current memory circuits for signal current manipulation.