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    Push-pull driver circuit and its use in a programmed logic array
    21.
    发明公开
    Push-pull driver circuit and its use in a programmed logic array 失效
    推拉驱动电路及其在编程逻辑阵列中的使用

    公开(公告)号：EP0006531A3

    公开(公告)日：1980-01-23

    申请号：EP79101908

    申请日：1979-06-12

    申请人： International Business Machines Corporation

    发明人： Schuster, Stanley Everett

    IPC分类号： H03K19/02 ,  H03K19/08 ,  G11C07/06

    CPC分类号： H03K19/017 ,  H03K19/018507 ,  H03K19/17708

    摘要： A push-pull driver circuit wherein the input signal (1) is applied to turn on one (6) of two transistors (5, 6) mounted in series and the inversion of that signal is applied to the second transistor (5) in the series path and the output taken from between then operates to isolate the load and since one and only one of the two transistors in the series path is conducting there is a path to charge and discharge the load capacitance (3) but no path through both devices for power dissipation. The driver circuit can be built into a 2-bit partitioning circuit (23) which in turn, when used with a programmed logic array (20) and the relative capacitance of the various parts being isolated from each other byacoupling circuit (54) , the resulting assembly provides a high performance programmed array logic device.

    摘要翻译： 推挽驱动器电路，其中施加输入信号以接通串联安装的两个晶体管中的一个，并且该信号的反相被施加到串联路径中的第二晶体管，并且从它们之间获取的输出操作以隔离负载 并且由于串联路径中的两个晶体管中的一个并且仅一个导通，所以存在对负载电容进行充电和放电的路径，但是没有通过两个器件的路径用于功率耗散。 驱动器电路可以内置在2位分配电路中，而后者又与编程逻辑阵列一起使用，并且各个部件的相对电容通过耦合电路彼此隔离，所得到的组件提供了高性能编程 阵列逻辑器件。

    A PROGRAMMABLE LOGIC DEVICE
    22.
    发明授权
    A PROGRAMMABLE LOGIC DEVICE 失效
    可编程逻辑器件

    公开(公告)号：EP0829140B1

    公开(公告)日：2003-06-25

    申请号：EP97904549.9

    申请日：1997-03-04

    申请人： Xilinx, Inc.

    发明人： SHIMANEK, Schuyler, E. ,  DAVIES, Thomas, J.

    IPC分类号： H03K19/177

    CPC分类号： H03K19/17708

    摘要： A condensed single block PAL plus PLA architecture utilizing a rectangular shape is shown. By interleaving the ORterms of the PLA array with the Pterms of the PAL array, is significant amount of die space is saved when incorporating the circuit with silicon. The decode routing required is now simplified and the propagation delay skews through the array are also reduced.

    A PROGRAMMABLE LOGIC DEVICE
    23.
    发明公开
    A PROGRAMMABLE LOGIC DEVICE 失效
    可编程逻辑器件

    公开(公告)号：EP0829140A1

    公开(公告)日：1998-03-18

    申请号：EP97904549.0

    申请日：1997-03-04

    申请人： PHILIPS ELECTRONICS N.V.

    发明人： SHIMANEK, Schuyler, E. ,  DAVIES, Thomas, J.

    IPC分类号： H03K19

    CPC分类号： H03K19/17708

    摘要： A condensed single block PAL plus PLA architecture utilizing a rectangular shape is shown. By interleaving the ORterms of the PLA array with the Pterms of the PAL array, is significant amount of die space is saved when incorporating the circuit with silicon. The decode routing required is now simplified and the propagation delay skews through the array are also reduced.

    Programmable device with basic modules electrically connected by flash memory cells
    24.
    发明公开
    Programmable device with basic modules electrically connected by flash memory cells 失效
    与由快闪存储单元的装置相互连接的基本模块的可编程器件

    公开(公告)号：EP0782144A1

    公开(公告)日：1997-07-02

    申请号：EP95830552.6

    申请日：1995-12-29

    申请人： SGS-THOMSON MICROELECTRONICS s.r.l.

    发明人： Daniele, Vincenzo

    IPC分类号： G11C11/00 ,  H03K19/177 ,  H03K19/173

    CPC分类号： H03K19/17708 ,  H03K19/1736

    摘要： A monolithically integrated programmable device having elementary modules connected electrically by means of memory cells of the flash type. which cells allow the signal paths between signal lines of the elementary modules to be programmed and re-programmed.
    Preferably, the flash memory cells are Fowler-Nordheim Effect cells.

    摘要翻译： 具有基本模块单片集成的可编程器件电连接由闪存类型的存储器单元的手段。 哪些小区允许的基本模块的信号线之间的信号路径进行编程和重新编程。 优选地，所述闪速存储器单元是Fowler-Nordheim隧效应细胞。

    COMBINED PROGRAMMABLE LOGIC ARRAY AND ARRAY LOGIC
    25.
    发明公开
    COMBINED PROGRAMMABLE LOGIC ARRAY AND ARRAY LOGIC 失效
    合并，解放军PAL电路

    公开(公告)号：EP0733285A1

    公开(公告)日：1996-09-25

    申请号：EP95927941.0

    申请日：1995-08-30

    申请人： PHILIPS ELECTRONICS N.V.

    发明人： CLINE, Ronald, Lee

    IPC分类号： H03K19

    CPC分类号： H03K19/17708

    摘要： A PLD comprises a programmable first AND array whose inputs are selectively connectable to input lines and whose outputs are selectively connectable to a programmable second OR array. The PLD further comprises a programmable third AND array whose inputs are selectively connectable to the input lines, and whose outputs are fixedly connected to inputs of a fixed fourth OR array. The outputs from the second OR array are also connected in a fixed manner to the fourth OR array. This arrangement overcomes some of the weaknesses in both the conventional PAL and PLA architectures while retaining most of their strengths.

    Programmable logic expander
    26.
    发明公开
    Programmable logic expander 失效
    可编程逻辑扩展器

    公开(公告)号：EP0725483A3

    公开(公告)日：1996-08-21

    申请号：EP96105635.5

    申请日：1990-05-09

    申请人： Xilinx, Inc.

    发明人： Kaplinsky, Cecil H.

    IPC分类号： H03K19/177 ,  H03K19/173

    CPC分类号： H03K19/17708

    摘要： A programmable logic circuit (202 - 204) that accepts three input signals (A, B, C) from a logic gate array of logic devices on a programmable logic device and to produce a selected logic function as output signal (219) that depends on the input signals, the circuit comprises logic expander means having first, second and third data input terminals (199-1, 199-2, 199-3) for receiving three input signals A, B and C, respectively, having an output terminal, and having up to eight control input terminals (CB0 - CB7) to receive control signals thereat, for producing a desired output signal (OUT) that is selectively determined by the control signals and is equivalent to the logical sum of logic variables CS0 · A · B · C + CS1 · A* · B · C + CS2 · A · B* · C + CS3 · A · B · C* + CS4 · A* · B* · C + CS5 · A* · B · C* + CS6 · A · B* · C* + CS7 · A* · B* · C*, where CS0, CS1, CS2, CS3, CS4, CS5, CS6 and CS7 are control signals delivered to the control input terminals; and programming means for providing the control signals at the control input terminals to produce a desired output signal for the logic expander means.

    摘要翻译： 一种可编程逻辑电路（202-204），其接收来自可编程逻辑器件上的逻辑器件的逻辑门阵列的三个输入信号（A，B，C），并产生选择的逻辑功能作为输出信号（219），该输出信号取决于 输入信号，电路包括具有第一，第二和第三数据输入端（199-1,199-2,199-3）的逻辑扩展器装置，用于分别接收三个输入信号A，B和C，它们具有一个输出端， 并具有多达8个控制输入端子（CB0-CB7）以在那接收控制信号，用于产生由控制信号选择性地确定的期望输出信号（OUT），其等于逻辑变量CS0·A· B·C + CS1·A *·B·C + CS2·A·B *·C + CS3·A·B·C * + CS4·A *·B *·C + CS5·A *·B·C * + CS6·A·B *·C * + CS7·A *·B *·C *，其中CS0，CS1，CS2，CS3，CS4，CS5，CS6和CS7是传递到控制输入端的控制信号; 以及编程装置，用于在控制输入端提供控制信号以产生用于逻辑扩展器装置的所需输出信号。

    Input transition detection circuit for zero-power part
    28.
    发明公开
    Input transition detection circuit for zero-power part 失效
    电路，用于检测输入具有低功率消耗的电路部分改变。

    公开(公告)号：EP0642224A2

    公开(公告)日：1995-03-08

    申请号：EP94113571.7

    申请日：1994-08-31

    申请人： ADVANCED MICRO DEVICES INC.

    发明人： Tran, Giap H.

    IPC分类号： H03K5/1534 ,  H03K19/177

    CPC分类号： H03K19/17708 ,  H03K5/1534

    摘要： An input transition detection circuit for detecting when an input signal switches states, the input transition detection circuit then providing a time delay signal at a time delay signal node to enable a zero-power part to wake up from a low power mode. The input transition detection circuit (400) includes two inverters (402, 404) and four transistors (406, 408, 410, 412) compared to the two inverters and nine transistors utilized in previous circuits. The two inverters (402, 404) are coupled in series for receiving and delaying the input signal. A first p-channel transistor (406) has its source coupled to receive the input signal and gate coupled to the output of the two inverters (402, 404). A second p-channel transistor (408) has its source coupled to the output of the two inverters (402, 404) and gate coupled to receive the input signal. A first n-channel transistor (410) is coupled to the drain of the first and second p-channel transistors (406, 408) and provides a current sink which draws less current than either the first or second p-channel transistors (406, 408) providing a voltage to control the gate of a second n-channel transistor (412). The second n-channel transistor (412) connects the time delay signal node to ground. The second n-channel transistor (412) enables the input transition detection circuit (400) to be faster than previous circuits since only one transistor (412) connects the time delay signal node to ground.

    摘要翻译： 用于检测在输入信号切换状态的输入转换检测电路中，输入过渡检测电路则在时间延迟信号节点，以使零功率部分提供时间延迟信号，以从低功率模式唤醒。 输入转变检测电路（400）包括两个反相（402，404）和相比于两个反相器和九个晶体管在前面电路可利用的四个晶体管（406，408，410，412）。 两个反相器（402，404）串联耦合，用于接收和延迟输入信号。 第一p沟道晶体管（406）的源极被耦合以接收耦合到所述两个反相器（402，404）的输出的输入信号和栅极。 第二p沟道晶体管（408）的源极耦合到所述两个反相器（402，404）和栅极耦合以接收所述输入信号的输出。 第一n沟道晶体管（410）耦合到所述第一和第二p沟道晶体管（406，408）的漏极和提供电流宿其中提请比第一或第二p沟道晶体管（406电流以下， 408）提供的电压，以控制第二n沟道晶体管（412）的栅极。 所述第二n沟道晶体管（412）连接到地的时间延迟信号节点。 所述第二n沟道晶体管（412）启用输入转变检测电路（400）是因为只有一个晶体管（412）的时间延迟信号节点连接到地比以前的电路快。

    PROGRAMMABLE LOGIC DEVICE WITH MULTIPLE SHARED LOGIC ARRAYS
    29.
    发明公开
    PROGRAMMABLE LOGIC DEVICE WITH MULTIPLE SHARED LOGIC ARRAYS 失效
    与多个共享FIELDS可编程逻辑电路。

    公开(公告)号：EP0606286A1

    公开(公告)日：1994-07-20

    申请号：EP92920053.0

    申请日：1992-09-10

    申请人： ATMEL CORPORATION

    发明人： GONGWER, Geoffrey, S.

    IPC分类号： H03K19

    CPC分类号： H03K19/17708

    摘要： Dispositif logique programmable possédant des premiers réseaux logiques multiples, tels que des réseaux ET (11), pourvus chacun d'un ensemble différent d'entrées (13) et fonctionnant simultanément en totalité, dans lequel les sorties (17) de deux ou plusieurs premiers réseaux logiques (11) sont partagées dans une deuxième porte ou réseau logique unique (21), tel qu'une porte ou un réseau OU (21). Dans un mode de réalisation de l'invention, un nombre N de premiers réseaux logiques (11) et un nombre M de deuxièmes réseaux logiques (21) sont reliés de façon que chaque deuxième réseau logique reçoive des termes intermédiaires de tous les premiers réseaux logiques (11) et les termes intermédiaires provenant de chaque premier réseau logique (11) sont partagés par plusieurs deuxièmes réseaux logiques (21). Dans un deuxième mode de réalisation, un nombre N de premiers réseaux logiques (41) et une pluralité de deuxièmes portes logiques (51, 53) sont reliés de façon qu'au moins quelques-unes des deuxièmes portes logiques (53) reçoivent des termes intermédiaires (49) de deux premiers réseaux logiques contigus (41).