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    Procédé de rafraîchissement d'une mémoire vive dynamique et dispositif de mémoire vive dynamique corrrespondant, en particulier incorporé dans un téléphone mobile cellulaire
    34.
    发明公开
    Procédé de rafraîchissement d'une mémoire vive dynamique et dispositif de mémoire vive dynamique corrrespondant, en particulier incorporé dans un téléphone mobile cellulaire 审中-公开
    在一个移动无线电话用于更新DRAM和相关联的DRAM设备中的方法，安装在特定

    公开(公告)号：EP1876602A1

    公开(公告)日：2008-01-09

    申请号：EP07111496.1

    申请日：2007-07-02

    申请人： STMicroelectronics SA

    发明人： Harrand, Michel

    IPC分类号： G11C11/406

    CPC分类号： G11C11/406 ,  G11C7/04 ,  G11C11/40626 ,  G11C2211/4061 ,  G11C2211/4062

    摘要： L'invention vise un procédé de rafraîchissement d'une mémoire vive dynamique couplée à un système de correction d'erreur qui utilise un code correcteur d'erreur, ladite mémoire comprenant des groupes de cellules-mémoire aptes à stocker des bits, chaque groupe de cellules-mémoire étant subdivisé en paquets de cellules-mémoire. A chaque paquet de cellules-mémoire sont adjoints quelques bits formant ledit code correcteur d'erreur. On effectue sur chaque groupe de cellules-mémoire, un test de rétention dans lequel on sauvegarde le groupe sous test dans une zone mémoire sûre, après une correction de ses éventuelles erreurs par ledit système de correction d'erreur, de façon à obtenir un groupe modèle comportant des paquets modèles (étape 32) ; on effectue au bout d'une période de latence, une comparaison bit-à-bit entre le groupe modèle et ledit groupe n'ayant ni été corrigé ni rafraîchi pendant ladite période de latence ; on détecte dans chaque paquet dudit groupe, les bits dits erronés ayant des valeurs différentes de celles des bits du paquet modèle correspondant et on considère ledit paquet comme erroné s'il comporte un nombre de bits erronés supérieur à une valeur limite inférieure ou égale au nombre de bits capable d'être corrigés par le système de correction d'erreur (étape 39), et on augmente la valeur de la fréquence de rafraîchissement de la mémoire, si le nombre de groupes de cellules-mémoire comportant au moins un paquet erroné, est supérieur à un seuil fixé (étape 40a).

    摘要翻译： 该方法包括在安全区域内存在测试节约了存储单元团，例如 静态存储器，校正该组误差以获得与模型分组的模型组之后。 有一点与模型组和电池组之间的位比较，并没有在一等待时间段校正或刷新，则执行。 所述单元组的一个数据包被视为到errorwhen细胞group`s分组包含一个数位错误比一个极限值的。 刷新频率的值增加。当数单元组，具有错误分组，是大于阈值。 因此独立claimsoft被包括为用于刷新动态RAM的装置。

    Memory circuit having parity cell array
    36.
    发明公开
    Memory circuit having parity cell array 有权
    存储器电路具有奇偶单元阵列

    公开(公告)号：EP1746606A2

    公开(公告)日：2007-01-24

    申请号：EP06021810.4

    申请日：2002-10-22

    申请人： Fujitsu Ltd.

    发明人： Fujioka, Shinya ,  Fujieda, Waichiro ,  Hara, Kota ,  Koga, Toru ,  Mori, Katsuhiro

    IPC分类号： G11C29/00

    CPC分类号： G11C29/42 ,  G06F11/106 ,  G11C11/401 ,  G11C11/406 ,  G11C11/40603 ,  G11C11/40615 ,  G11C2211/4062

    摘要： A memory circuit has: a real cell array (RCA); a parity generating circuit (28) for generating a parity bit from data of the real cell array; a parity cell array (PCA); a refresh control circuit (32, 34, 36), which sequentially refreshes the real cell array, and when an internal refresh request and a read request coincide, prioritizes a refresh operation; a data recovery section, which, in accordance with the parity bit read out from the parity cell array, recovers data read out from the real cell array; and an output circuit (30) for outputting data from the real cell array. Further, the memory circuit has a test control circuit (38), which, in a first test mode, prohibits a refresh operation for the real cell array (RCA) to output data read out from the real cell array, and, in a second test mode, controls the output circuit (30) so as to output data read out from the parity cell array (PCA).

    摘要翻译： 存储器电路具有：真实单元阵列（RCA）; 奇偶生成电路（28），用于从真实单元阵列的数据生成奇偶校验位; 奇偶校验单元阵列（PCA）; 刷新控制电路（32,34,36），顺序刷新实际单元阵列，并且当内部刷新请求和读取请求一致时，优先刷新刷新操作; 数据恢复部分，其根据从奇偶校验单元阵列中读出的奇偶校验位，恢复从实际单元阵列读出的数据; 和一个输出电路（30），用于从实际单元阵列输出数据。 此外，存储器电路具有测试控制电路（38），其在第一测试模式中禁止用于真实单元阵列（RCA）的刷新操作以输出从实际单元阵列读出的数据，并且在第二 测试模式，控制输出电路（30）输出从奇偶单元阵列（PCA）读出的数据。

    Semiconductor memory device
    37.
    发明公开
    Semiconductor memory device 有权
    半导体存储器件

    公开(公告)号：EP1246194A2

    公开(公告)日：2002-10-02

    申请号：EP01309750.6

    申请日：2001-11-20

    申请人： FUJITSU LIMITED

    发明人： Yagishita, Yoshimasa, c/o Fujitsu Limited ,  Uchida, Toshiya, c/o Fujitsu Limited

    IPC分类号： G11C11/406

    CPC分类号： G11C11/406 ,  G11C7/1006 ,  G11C11/4096 ,  G11C2211/4062

    摘要： A semiconductor memory device which permits access even during refresh operation and also is low in power consumption. An address input circuit receives an input address, and a readout circuit reads out data from at least part of a subblock group arranged in a column or row direction and specified by the address input via the address input circuit. A refresh circuit refreshes at least part of a subblock group arranged in a row or column direction and intersecting with the subblock group from which data is read out by the readout circuit. A data restoration circuit restores data of a subblock where refresh operation and readout operation take place concurrently, with reference to data from the other subblocks and a parity block.

    摘要翻译： 即使在刷新操作期间也允许访问并且功耗低的半导体存储器件。 地址输入电路接收输入地址，并且读出电路从经由地址输入电路输入的地址指定的列或行方向上排列的子块组的至少一部分读出数据。 刷新电路刷新排列在行或列方向上的子块组的至少一部分，并且与由读出电路从其读出数据的子块组交叉。 数据恢复电路参考来自其他子块和奇偶校验块的数据，恢复同时发生刷新操作和读出操作的子块的数据。