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    Variable delay circuit
    42.
    发明公开
    Variable delay circuit 失效
    可变延迟电路

    公开(公告)号：EP0711036A3

    公开(公告)日：1996-05-15

    申请号：EP95116994.5

    申请日：1995-10-27

    申请人： MITSUBISHI DENKI KABUSHIKI KAISHA

    发明人： Higashisaka, Norio, c/o Mitsubishi Denki K.K.

    IPC分类号： H03K5/135

    CPC分类号： H03K5/135 ,  H03K5/131 ,  H04L7/0276

    摘要： In a variable delay circuit comprising a high-speed clock generator (100) receiving a trigger signal (10a) and outputting a pulse signal after a desired time interval from rising of the trigger signal (10a) and a coarse delay signal generator (500), the high-speed clock generator (100) comprises a rising edge detector (11) receiving the trigger signal (10a), detecting a rising edge of the trigger signal (10a), and outputting an edge detecting pulse (11a) having a time interval, and an asynchronous reset oscillator (12) receiving the edge detecting pulse (11a), being reset at rising of the edge detecting pulse (11a), and starting to generate a high-speed clock (12a) at falling of the edge detecting pulse (11a). Therefore, the high-speed clock generator (100) for the variable delay circuit is realized without using analog circuits. Further, since the high-speed clock generator (100) includes no PLL, it is not necessary to provide analog circuits, such as charge pump and VCO, on a digital LSI and, therefore, special considerations for the analog circuits are dispensed with.

    摘要翻译： 在包括接收触发信号（10a）并在从触发信号（10a）上升起的所需时间间隔之后输出脉冲信号的高速时钟发生器（100）和粗略延迟信号发生器（500）的可变延迟电路中， ，高速时钟发生器（100）包括接收触发信号（10a），检测触发信号（10a）的上升沿并输出具有时间的边沿检测脉冲（11a）的上升沿检测器（11） 以及接收边沿检测脉冲（11a）的异步复位振荡器（12），在边沿检测脉冲（11a）上升时复位，并在边沿检测下降时开始产生高速时钟（12a） 脉冲（11a）。 因此，用于可变延迟电路的高速时钟发生器（100）在不使用模拟电路的情况下实现。 此外，由于高速时钟发生器（100）不包括PLL，所以不需要在数字LSI上提供模拟电路，例如电荷泵和VCO，并且因此不需要特别考虑模拟电路。

    Variable delay circuit
    43.
    发明公开
    Variable delay circuit 失效
    EinstellbareVerzögerungsschaltung

    公开(公告)号：EP0711036A2

    公开(公告)日：1996-05-08

    申请号：EP95116994.5

    申请日：1995-10-27

    申请人： MITSUBISHI DENKI KABUSHIKI KAISHA

    发明人： Higashisaka, Norio, c/o Mitsubishi Denki K.K.

    IPC分类号： H03K5/135

    CPC分类号： H03K5/135 ,  H03K5/131 ,  H04L7/0276

    摘要： In a variable delay circuit comprising a high-speed clock generator (100) receiving a trigger signal (10a) and outputting a pulse signal after a desired time interval from rising of the trigger signal (10a) and a coarse delay signal generator (500), the high-speed clock generator (100) comprises a rising edge detector (11) receiving the trigger signal (10a), detecting a rising edge of the trigger signal (10a), and outputting an edge detecting pulse (11a) having a time interval, and an asynchronous reset oscillator (12) receiving the edge detecting pulse (11a), being reset at rising of the edge detecting pulse (11a), and starting to generate a high-speed clock (12a) at falling of the edge detecting pulse (11a). Therefore, the high-speed clock generator (100) for the variable delay circuit is realized without using analog circuits. Further, since the high-speed clock generator (100) includes no PLL, it is not necessary to provide analog circuits, such as charge pump and VCO, on a digital LSI and, therefore, special considerations for the analog circuits are dispensed with.

    摘要翻译： 在包括高速时钟发生器（100）的可变延迟电路中，接收触发信号（10a）并且在触发信号（10a）和粗略延迟信号发生器（500）的上升之后在期望的时间间隔之后输出脉冲信号， ，高速时钟发生器（100）包括接收触发信号（10a）的上升沿检测器（11），检测触发信号（10a）的上升沿，并输出具有时间的边沿检测脉冲（11a） 间隔和接收边缘检测脉冲的异步复位振荡器（12）在边沿检测脉冲（11a）的上升沿复位，并且在边沿检测下降时开始产生高速时钟（12a） 脉冲（11a）。 因此，在不使用模拟电路的情况下实现用于可变延迟电路的高速时钟发生器（100）。 此外，由于高速时钟发生器（100）不包括PLL，因此不需要在数字LSI上提供诸如电荷泵和VCO的模拟电路，因此省去了模拟电路的特殊考虑。

    A method and apparatus for clock recovery
    45.
    发明公开
    A method and apparatus for clock recovery 失效
    Verfahren und Anordnung zurTaktrückgewinnung。

    公开(公告)号：EP0569179A2

    公开(公告)日：1993-11-10

    申请号：EP93303233.6

    申请日：1993-04-26

    申请人： AT&T Corp.

    发明人： Banu, Mihai ,  Dunlop, Alfred Earl

    IPC分类号： H03L7/08 ,  H04L7/033

    CPC分类号： H04L7/033 ,  H03L7/0807 ,  H04L7/0276

    摘要： A method and apparatus for recovering the phase of a signal (403) which may change at periodic intervals is disclosed which comprises gated variable frequency oscillators (405,411). These results are obtained in an illustrative embodiment of the present invention in which an incoming signal (403) is fed into a gated oscillator (405) and the complement of the incoming signal is fed into a matching gated oscillator (411). Advantageously, the respective outputs of the two oscillators are fed into a Boolean NOR gate (417). When the gated oscillators are designed to oscillate at the frequency of the incoming signal, the output waveform will have a bounded phase relationship with respect to the incoming signal.

    摘要翻译： 公开了一种用于恢复可以以周期性间隔改变的信号（403）的相位的方法和装置，其包括门控可变频率振荡器（405,411）。 这些结果在本发明的说明性实施例中获得，其中输入信号（403）被馈送到门控振荡器（405），并且输入信号的补码被馈送到匹配的门控振荡器（411）。 有利地，两个振荡器的相应输出被馈送到布尔或非门（417）。 当门控振荡器被设计为以输入信号的频率振荡时，输出波形将相对于输入信号具有有界的相位关系。

    Vorrichtung zur Rückgewinnung eines Taktes aus einer Signalfolge
    46.
    发明公开
    Vorrichtung zur Rückgewinnung eines Taktes aus einer Signalfolge 失效
    Vorrichtung zurRückgewinnungeines Taktes aus einer信号。

    公开(公告)号：EP0121177A2

    公开(公告)日：1984-10-10

    申请号：EP84103063.8

    申请日：1984-03-20

    申请人： SIEMENS AKTIENGESELLSCHAFT

    发明人： Moustakas, Steven, Dr. ,  Witte, Hans-Hermann, Dr.

    IPC分类号： H04L7/02

    CPC分类号： H04L7/027 ,  H04L7/0276

    摘要： Es wird eine Vorrichtung zur Rückgewinnung eines bestimmten Taktes aus einer mit diesem Takt getakteten Signal- folge, insbesondere einer Zufallsfolge, beschrieben. Die Vorrichtung besteht aus einem Taktgenerator, der von sich aus Taktsignale in einem Takt erzeugt, dessen Taktlänge auf den bestimmten Takt der Signal-folge abgestimmt ist, und der durch ein oder mehrere bestimmte Signale der Signalfolge extern triggerbar ist, um dadurch seinen Takt mit dem Takt der Signalfolge zu synchronisieren. Der Taktgenerator besteht vorzugsweise aus einem monostabilen Multivibrator, dessen Ausgangs-signale verzögert auf den als Triggereingang dienenden Eingang rückgekoppelt werden.

    摘要翻译： 用于从以特定频率计时的信号序列，特别是随机序列恢复同步时钟信号的装置。 该装置包括时钟发生器，其本身产生其相位和频率被调谐到信号序列的特定相位和时钟频率的时钟信号，并且其可由来自信号序列的特定信号从外部触发，以使其相位和 频率与信号序列的相位和时钟频率。 时钟发生器优选地包括单稳态多谐振荡器，其输出信号被延迟地反馈到用作触发输入的输入。

    PARTIAL RESPONSE RECEIVER
    48.
    发明授权
    PARTIAL RESPONSE RECEIVER 有权
    PARTIALANTWORTEMPFÄNGER

    公开(公告)号：EP2945335B1

    公开(公告)日：2017-06-07

    申请号：EP15169337

    申请日：2004-04-09

    申请人： RAMBUS INC

    发明人： STOJANOVIC VLADIMIR M ,  HOROWITZ MARC A ,  ZERBE JARED L ,  BESSIOS ANTHONY ,  HO ANDREW C C ,  WEI JASON C ,  TSANG GRACE ,  GARLEPP BRUNO W

    IPC分类号： H04L25/06 ,  H04L7/033 ,  H04L25/497

    CPC分类号： H04L25/03057 ,  H04L7/0276 ,  H04L25/063 ,  H04L25/497 ,  H04L2025/03369 ,  H04L2025/03503

    摘要： The present invention relates to a clock data recovery circuit (600) comprising a data sampling circuit (601) to generate data samples of an input data signal (D N ) response to a first clock signal (210); an edge sampling circuit (607) to generate edge samples of the input data signal in response to a second clock signal (610); and a clock recovery circuit (605) coupled to receive the edge samples and the data samples, the clock recovery circuit being configured to adjust a phase of the second clock signal according to the state of one of the edge samples upon determining that a sequence of at least three of the data samples matches at least one sample pattern of a plurality of predetermined sample patterns.

    摘要翻译： 本发明涉及一种包括数据采样电路（601）的时钟数据恢复电路（600），用于产生响应于第一时钟信号（210）的输入数据信号（D N）的数据采样; 边沿采样电路（607），用于响应于第二时钟信号（610）产生输入数据信号的边缘采样; 以及时钟恢复电路（605），其被耦合以接收所述边缘采样和所述数据采样，所述时钟恢复电路被配置为在确定所述第一时钟信号的一个序列之后根据所述边缘采样之一的状态来调整所述第二时钟信号的相位 至少三个数据样本与多个预定样本模式中的至少一个样本模式匹配。

    METHOD TO ENHANCE MIPI D-PHY LINK RATE WITH MINIMAL PHY CHANGES AND NO PROTOCOL CHANGES
    50.
    发明公开
    METHOD TO ENHANCE MIPI D-PHY LINK RATE WITH MINIMAL PHY CHANGES AND NO PROTOCOL CHANGES 有权
    方法用于改善MIPI D-PHY-链路速率具有最小PHY更改而不协议改变

    公开(公告)号：EP3053315A1

    公开(公告)日：2016-08-10

    申请号：EP14783715.7

    申请日：2014-09-22

    申请人： Qualcomm Incorporated

    发明人： SENGOKU, Shoichiro

    IPC分类号： H04L25/14 ,  H04L7/033

    CPC分类号： H04L7/0087 ,  H04L7/0008 ,  H04L7/0276 ,  H04L7/033 ,  H04L7/04 ,  H04L25/14

    摘要： System, methods and apparatus are described that facilitate transmission of data, particularly between two devices within an electronic apparatus. A first transition may be detected in a signal carried on a data lane of a data communications link or carried on a timing lane of the data communications link and an edge may be generated on a receiver clock signal based on the first transition. Data may be captured from the data lane using the receiver clock signal. The timing lane may carry a clock signal, a strobe signal or another signal providing timing information. The strobe signal may transition between signaling states when no state transition occurs on any of a plurality of data lanes at a boundary between consecutive data periods.

    摘要翻译： 系统，方法和设备在电子设备被描述并便利数据的传输，尤其是在两个设备之间内。 第一转变可在承载在数据通信链路的数据或车道进行的数据通信链路的定时和车道上边缘可以在基于第一过渡的接收机时钟信号而产生的信号来检测。 数据可以从使用接收器时钟信号中的数据通道被捕获。 定时车道可以携带一个时钟信号，选通信号或提供定时信息的另一信号。 选通信号可以当没有状态转换的所述连续数据段之间的边界上的任何数据通道中的多个出现的状态信号之间进行转换。