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49 条记录 (耗时 0.017 秒)

    Metastable-immune flip-flop arrangement
    42.
    发明公开
    Metastable-immune flip-flop arrangement 失效
    Gegenübereiner Metastabilitat免疫Flip-Flop-Anordnung。

    公开(公告)号：EP0382292A2

    公开(公告)日：1990-08-16

    申请号：EP90200230.2

    申请日：1990-02-01

    申请人： Philips Electronics N.V.

    发明人： Dike, Charles Edgar

    IPC分类号： H03K3/286 ,  H03K3/288 ,  H03K3/037

    CPC分类号： H03K3/286 ,  H03K3/0375 ,  H03K3/288

    摘要： A D-Type flip-flop arrangement includes first and second latches (30, 46). Circuitry (44) interposed between the latches blocks any metastable condition that may occur in the first latch from propagating into the second latch. Additionally, the arrangement minimizes the likelihood that the first latch will enter a metastable condition and, if it does, resolves the condition extremely rapidly.

    摘要翻译： D型触发器装置包括第一和第二锁存器（30,46）。 插入在锁存器之间的电路（44）阻挡可能在第一锁存器中发生的任何亚稳态，以传播到第二锁存器。 此外，该装置使得第一锁存器将进入亚稳态的可能性最小化，并且如果是，则非常快速地解决该情况。

    Emitter coupled logic latch with boolean logic input gating network.
    44.
    发明公开
    Emitter coupled logic latch with boolean logic input gating network. 失效
    Verriegelungsschaltung in emittergekoppelter Logik e eem Eingangs-SchaltnetzwerkfürBoolesche Logik。

    公开(公告)号：EP0206891A2

    公开(公告)日：1986-12-30

    申请号：EP86401214

    申请日：1986-06-05

    申请人： DIGITAL EQUIPMENT CORP

    发明人： SMITH WILLIAM H ,  DOUCETTE RICHARD L

    IPC分类号： H03K3/286 ,  H03K3/2885 ,  H03K19/086

    CPC分类号： H03K19/0866 ,  H03K3/2885

    摘要： A latch circuit including an input logic network that incorporates emitter-coupled logic switching arrangements connected in multiple levels to perform logical operations on the received input signals. The latch circuit is controlled by differential clock signals coupled to a differential switch circuit that is connected to the input logic network to form another switch level. An output buffer is connected to the input logic network to generate output signals of selected logic voltage levels. When the differential clock signals are in a pass condition, the input logic network is enabled to transmit an output signal to the output buffer. When the differential clock signals are in a latch, or hold, condition, the input logic network is disabled and a feedback network is enabled to maintain the signal to the output buffer in the conditions it was in when the differential clock signals changed conditions.

    摘要翻译： 一种锁存电路，包括输入逻辑网络，该输入逻辑网络包含以多个级别连接的发射极耦合逻辑开关装置，以对所接收的输入信号执行逻辑运算。 锁存电路由耦合到差分开关电路的差分时钟信号控制，差分开关电路连接到输入逻辑网络以形成另一个开关电平。 输出缓冲器连接到输入逻辑网络以产生所选逻辑电压电平的输出信号。 当差分时钟信号处于通过状态时，输入逻辑网络使能将输出信号发送到输出缓冲器。 当差分时钟信号处于锁存或保持状态时，禁止输入逻辑网络，并且在差分时钟信号变化的条件下使反馈网络能够使信号保持在输出缓冲器中。

    Logic circuit
    46.
    发明公开
    Logic circuit 失效
    Logische Schaltung。

    公开(公告)号：EP0167339A2

    公开(公告)日：1986-01-08

    申请号：EP85304513.6

    申请日：1985-06-25

    申请人： SONY CORPORATION

    发明人： Shoji, Norio ,  Takeda, Masashi

    IPC分类号： H03K19/086 ,  H03K3/286

    CPC分类号： H03K3/2885 ,  H03K19/086

    摘要： Logic circuits based on a differential amplifier with the common emitters thereof being connected through a constant current source generally require the use of a reference voltage (Vr) and associated transistor for each such differential amplifier to provide the reference level against which the two inputs (A, B) are compared to obtain the necessary logic operations.
    In order to eliminate the requirement for the reference voltage and the transistor, the input signals (A, B-) are selected to have the same relative amplitude difference (VL) between the high and low levels thereof and one of the two input signals is further controlled to be shifted relative to the other one by an amount equal to 1/2 such selected amplifier difference. The differential amplifier (42, 44) has a constant current source (50) and the respective output circuits (56, 66) are connected in emitter-follower configuration having constant current source resistors (60, 70) across which the output voltages are taken. By selecting the relative resistor values, the desired shift (1/2 VL) of the relative output level can be obtained. By employing additional sets of transistors in the differential amplifier, multiple inputs are accommodated and by utilizing output circuits having selected resistor value relationships, corresponding multiple outputs are obtained.

    摘要翻译： 基于具有其公共发射体的差分放大器的逻辑电路通过恒定电流源连接，通常需要使用每个这样的差分放大器的参考电压（Vr）和相关联的晶体管来提供两个输入（A ，B）进行比较以获得必要的逻辑运算。 为了消除对参考电压和晶体管的要求，输入信号（A，B-）被选择为在其高电平和低电平之间具有相同的相对幅度差（VL），并且 两个输入信号被进一步控制为相对于另一个移位相当于1/2这样选择的放大器差的量。 差分放大器（42,44）具有恒定电流源（50），并且各个输出电路（56,66）以具有恒定电流源电阻（60,70）的发射极跟随器配置连接，通过该电流源电阻 。 通过选择相对电阻值，可以获得相对输出电平的期望移位（1/2 VL）。 通过在差分放大器中采用额外的晶体管组，可容纳多个输入，并且通过利用具有选定的电阻值关系的输出电路，获得相应的多个输出。

    BISTABLE CIRCUIT AND SHIFT REGISTER USING INTEGRATED INJECTION LOGIC.
    48.
    发明公开
    BISTABLE CIRCUIT AND SHIFT REGISTER USING INTEGRATED INJECTION LOGIC. 失效
    集成输入逻辑中使用BI-稳定的电路和移位寄存器。

    公开(公告)号：EP0032154A4

    公开(公告)日：1981-11-24

    申请号：EP80901563

    申请日：1981-02-09

    申请人： MOTOROLA INC

    发明人： DAVIS WALTER LEE

    IPC分类号： G11C19/28 ,  H01L27/02 ,  H03K3/286 ,  H03K3/288 ,  H03K23/30

    CPC分类号： G11C19/28 ,  H01L27/0233 ,  H03K3/288

    摘要： A bistable circuit and shift register requiring less chip area and with greatly reduced current drain is realized with I sL logic gates. Each cell (28) of the register includes only four logic gates (10), connected as two binary R-S flip-flops, each gate consisting of a pair of merged PNP and NPN transistors. The two flip-flops are alternately energized by switching the current into the gate injectors in accordance with the phase of the clock signal. The use of fewer gates with simplified interconnections contribute to reduce chip area and current drain.

    Speicheranordnung mit Speicherzellen zum gleichzeitigen Einlesen und Auslesen von Information
    49.
    发明公开
    Speicheranordnung mit Speicherzellen zum gleichzeitigen Einlesen und Auslesen von Information 失效
    存储器装置，其包括存储器单元用于同时读取和读出信息。

    公开(公告)号：EP0012796A2

    公开(公告)日：1980-07-09

    申请号：EP79103606.4

    申请日：1979-09-24

    申请人： International Business Machines Corporation

    发明人： Gersbach, John Edwin

    IPC分类号： G11C8/00 ,  G11C11/40 ,  H03K3/286

    CPC分类号： G11C8/16 ,  G11C11/415

    摘要： Die Erfindung betrifft eine Speicheranordnung mit kreuzgekoppelten, in Zeilen (10, 11, 12) und Spalten (13, 14) angeordneten Speicherzellen (21 bis 26), mit denen die schnelle unmittelbare Übertragung von Daten von einer Speicherzelle der Speicheranordnung nach einer anderen Speicherzelle der Speicheranordnung möglich ist, während gleichzeitig die Daten gelesen werden. Jede Speicherzelle weist dabei ein Paar Transistoren (50,51) auf und ist zwischen einem Paar von Bit-Leseleitungen (39,40) angekoppelt. Jeder Spalte von Speicherzellen ist ein anderes Paar von Bit-Leseleitungen (39,40; 39a, 40a) zugeordnet. Jede Speicherzelle ist außerdem mit einem Paar von Schreibtransistoren (56, 57) ausgerüstet und zwischen einem Paar von Bit-Schreibleitungen (67,68) eingekoppelt. Ein weiteres Paar von Bit-Schreibleitungen (67a, 68a) ist jeder Spalte der Zellen, parallel zu den Bit-Leseleitungen (39, 40) zugeordnet. Lese-und Schreibdecodierer (30, 27) sind mit den Zeilen der Speicherzellen gekoppelt, die orthogonal zu den Spalten der Speicherzellen angeordnet sind. Dabei sind Schaltmittel (41, 42,37,38) vorgesehen, die die gerade aus einer Speicherzelle über eine Bit-Leseleitung ausgelesenen Daten nach den Schreibleitungen einer anderen Speicherzelle in der Speicheranordnung koppeln, so daß damit unmittelbar die aus der ersten Speicherzelle gerade ausgelesene Information in einer Zeile von Speicherzellen nach einer zweiten Speicherzelle in einer anderen Zeile von Speicherzellen übertragen wird, während gleichzeitig die so übertragene Information ausgelesen wird.

    摘要翻译： 本发明涉及一种存储器装置，其具有交叉耦合的，在排（10，11，12）和列（13，14）布置的存储器单元（21到26），与根据所述另一存储器单元从所述存储器阵列的存储器单元中的数据的快速直接转移 而在同一时间的数据被读存储器布置是可能的。 在此情况下，每个存储器单元具有一对晶体管（50，51），并且是之间的一对位的读出（39,40）耦合线。 存储器单元的每一列是另一对读出位线;分配（39,40 39A，40A）。 每个存储器单元还设置有一对写晶体管（56，57）和嵌合的一对的位写入线（67，68）被耦合之间。 另一个对位的写入线（67A，68A），平行于所述位单元的每一列读（39，40）被分配线路。 读和写解码器（30，27）被耦合到被布置正交Speicherzelen的列的存储单元的行。 在这种情况下，开关装置（41，42，37，38）被提供，其耦合所述直从经由读取位线的存储单元，根据所述存储器阵列中的另一个存储单元的写行读出的数据，以使得因而直接从第一存储器单元读取信息 在第二存储单元的存储器单元的行被传输在存储单元的另一行，而在相同的时间发送的信息被读出。