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公开(公告)号：EP4435867A1
公开(公告)日：2024-09-25
申请号：EP24165157.9
申请日：2024-03-21
IPC分类号： H01L29/06 , H01L29/423 , H01L29/66 , G06N10/40 , B82Y10/00
CPC分类号： H01L29/66977 , B82Y10/00 , H01L29/423 , H01L29/66439 , H01L29/0665 , H01L29/0676 , G06N10/40
摘要： Un aspect de l'invention concerne un circuit (1) électronique comprenant :
- une couche semiconductrice (2), dite « couche qubits » ;
- des piliers semiconducteurs (3), distants les uns des autres, s'étendant perpendiculairement à la face avant (2a) de la couche qubits (2) depuis et intégrale avec la couche qubits (2),
- une couche de séparation (42) s'étendant au contact de la couche qubits (2) ;
- des premières électrodes conductrices (61), dites « lignes de couplage », s'étendant parallèlement à la couche qubits (2) ;
- des deuxièmes électrodes conductrices (62), dites « colonnes de couplage », s'étendant parallèlement à la couche qubits (2) ;
- des troisièmes électrodes conductrices (71), dites « lignes de contrôle », s'étendant sur l'espaceur (42) ; et
- des vias conducteurs (72), dits « vias de contrôle », s'étendant perpendiculairement à la face couche qubits (2) depuis l'espaceur (42) et présentant une extrémité disposée à proximité de la couche qubits (2),
- les troisièmes électrodes conductrices (62) et les vias conducteurs (72) étant configurés pour moduler le potentiel électrostatique au niveau de la couche qubits et former des boîtes quantiques dans la couche qubits.-
公开(公告)号：EP4160694A1
公开(公告)日：2023-04-05
申请号：EP22198944.5
申请日：2022-09-30
IPC分类号： H01L29/06 , H01L27/10 , H01L29/423 , H01L29/66 , B82Y10/00
摘要： L'invention concerne un procédé de fabrication d' un circuit électronique quantique comprenant une couche semi-conductrice destinée à recevoir des qubits dans des îlots quantiques. La couche qubits peut recevoir les qubits pendant leur stockage et leur manipulation.Un aspect de l'invention concerne un procédé de fabrication d'un circuit (DISP) électronique quantique comprenant les étapes suivantes :
- graver une couche semiconductrice de manière à obtenir :
- une pluralité de piliers (PLR) chaque pilier semi-conducteur présentant une première extrémité, dite "base"; et
- une couche qubits (QBL) à la base de chaque pilier semiconducteur ;;
- oxyder le flanc de chaque pilier (PLR) ;
- former des lignes de couplage (CL) et des colonnes de couplage (CC) ; et
- déposer des couches de séparation (SEP1, SEP2, SEP3) en laissant dépasser une surface de contact (CS) de chaque pilier (PLR).-
公开(公告)号：EP4141952A1
公开(公告)日：2023-03-01
申请号：EP22191936.8
申请日：2022-08-24
发明人： NIEBOJEWSKI, Heimanu
摘要： Réalisation d'un dispositif quantique à Qbits de spin, comportant :
- une première portion semi-conductrice (141) et une deuxième portion semi-conductrice (142) juxtaposée à la première portion semi-conductrice, lesdites portions semi-conductrices étant formées dans une couche superficielle d'un substrat de type semi-conducteur sur isolant et disposés sur une couche isolante (12) dudit substrat de type semi-conducteur sur isolant, le substrat étant muni d'une couche de support semi-conductrice (11) telle que ladite couche isolante (12) est agencée entre ladite couche de support (11) et ladite couche superficielle (141, 142),
- plusieurs paires (221, 222) de grilles de contrôle avant, chaque paire étant formée respectivement d'une première grille (221) de contrôle avant recouvrant une région de la première portion semi-conductrice (141) pour former un premier îlot quantique et d'une deuxième grille (222) de contrôle avant recouvrant une région de la deuxième portion semi-conductrice (142) formant un deuxième ilot quantique, une région isolante (160) étant prévue entre le premier îlot quantique et le deuxième îlot quantique de sorte à permettre un couplage électrostatique entre le premier îlot quantique et le deuxième îlot quantique,
le dispositif quantique étant doté d'une électrode conductrice arrière (150) disposée à l'aplomb de la région isolante (57a-57b-61) de couplage, ladite électrode conductrice arrière (150) étant formée d'une région d'alliage de matériau de matériaux métallique et semi-conducteur agencée dans ladite couche de support (11) semi-conductrice du substrat semi-conducteur sur isolant.-
公开(公告)号：EP4391082A1
公开(公告)日：2024-06-26
申请号：EP23219606.3
申请日：2023-12-22
IPC分类号： H01L29/786 , H01L29/66
CPC分类号： G06N10/40 , H01L29/78648 , H01L29/66772
摘要： L'invention porte sur un procédé de réalisation d'une grille arrière (5) sous un dispositif semi-conducteur (D1) entouré par des tranchées d'isolation (2), comprenant :
• une gravure partielle des tranchées d'isolation (2) formant une ouverture (40b) vers la couche sacrificielle (11),
• un retrait sélectif de la couche sacrificielle (11) formant une cavité (50) sous le dispositif (D1),
• un remplissage de la cavité (50) par un matériau conducteur de sorte à former la grille arrière (5).
Avantageusement, la formation des tranchées d'isolation (2) comprend une formation d'une couche de revêtement sacrificielle (15) au niveau des flancs (21) des tranchées, en contact avec la couche sacrificielle (11), avant remplissage par un matériau isolant (16), et la gravure partielle des tranchées (2) comprend un retrait de cette couche de revêtement sacrificielle (15) sélectivement au matériau isolant (16).-
公开(公告)号：EP3792957A1
公开(公告)日：2021-03-17
申请号：EP20195063.1
申请日：2020-09-08
发明人： NIEBOJEWSKI, Heimanu
IPC分类号： H01L21/20
摘要： L'invention concerne un procédé de fabrication d'un substrat mixte (10) qui comprend, sur une face principale (40a) d'un substrat support (40), une première région (20), et une seconde région, le procédé comprend les étapes :
a) fournir un substrat de départ (60) qui comprend une couche intermédiaire (31), composée du deuxième matériau (30a), et le substrat support (40) ;
b) former un masque (70) qui comprend une ouverture (71) délimitant la première région (20) ;
c) former une cavité (72) ;
d) former la première région (20) par croissance épitaxiale du premier matériau (20a) sous forme monocristalline dans la cavité (72),
le procédé comprend une étape c1), exécutée avant l'étape d), de formation d'une couche de protection (80), faite d'un matériau amorphe, en recouvrement du flanc de la cavité (72) et laisse exposée à l'environnement extérieur le fond (72a) de ladite cavité (72).-
6.发明公开TRANSISTOR A CONNEXIONS MIS ET PROCEDE DE FABRICATION 审中-公开TRANSISTER MIT MIS-ANSCHLÜSSEN，UND HERSTELLUNGSVERFAHREN
公开(公告)号：EP3065180A1
公开(公告)日：2016-09-07
申请号：EP16158279.6
申请日：2016-03-02
IPC分类号： H01L29/08
CPC分类号： H01L29/66553 , H01L21/76897 , H01L23/535 , H01L29/0895 , H01L29/42364 , H01L29/512 , H01L29/772
摘要： L'invention concerne un transistor à effet de champ, comprenant :
-une source (131), un drain (132) et un canal (133) formés dans une couche semi-conductrice (130) ;
-un empilement de grille disposé au-dessus du canal (133), comprenant une électrode métallique (122), une première couche d'isolant électrique (121) disposée entre l'électrode métallique et le canal (133), et une deuxième couche d'isolant électrique (123) recouvrant l'électrode métallique ;
-un contact métallique (141) disposé à l'aplomb de la source ou du drain et au moins partiellement à l'aplomb dudit empilement de grille ;
-une troisième couche d'isolant électrique (113) disposée entre ledit contact métallique et ladite source (131) ou ledit drain (132).摘要翻译： 一种场效应晶体管，包括在半导体层中形成的源极，漏极和沟道，位于沟道上方的栅极堆叠，包括金属电极，放置在金属电极和沟道之间的第一层电绝缘体和第二层 覆盖金属电极的电绝缘体; 金属接触件放置有源或漏极，并且至少部分地与所述栅极叠层相垂直; 以及放置在所述金属触点和所述源极或所述漏极之间的第三层电绝缘体。
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7.发明公开
公开(公告)号：EP4187612A1
公开(公告)日：2023-05-31
申请号：EP22209728.9
申请日：2022-11-25
IPC分类号： H01L29/06 , H01L29/423 , H01L29/66 , H01L29/775 , H01L21/336 , B82Y10/00 , G06N10/40
摘要： Procédé de fabrication d'un dispositif quantique, comportant, dans cet ordre, des étapes consistant à :
a) former sur une zone semi-conductrice dite « zone active » reposant sur un substrat : un empilement comprenant au moins une couche de matériau de grille et une ou plusieurs couches de masquage sur cette couche de matériau de grille,
b) former, en regard de la zone active : une tranchée de séparation par gravure à travers lesdites une ou plusieurs couches de masquage, ladite tranchée ayant un fond dévoilant ladite au moins une couche de matériau de grille,
c) former dans lesdites une ou plusieurs couches de masquage dudit empilement : une ou plusieurs paires de blocs de masquage, chaque paire de bloc de masquage comportant un premier bloc de masquage et un deuxième bloc de masquage en regard du premier bloc de masquage, le premier bloc de masquage et le deuxième bloc de masquage étant disposés en regard l'un de l'autre et de part et d'autre de ladite tranchée,
d) former, dans le prolongement de chaque bloc de masquage et par gravure de ladite au moins une couche de matériau de grille : un bloc de grille, de sorte à former une ou plusieurs paires de blocs (64, 65) de grille.-
8.发明公开
公开(公告)号：EP4391076A1
公开(公告)日：2024-06-26
申请号：EP23218290.7
申请日：2023-12-19
IPC分类号： H01L29/423 , H01L29/66 , B82Y10/00
CPC分类号： B82Y10/00 , H01L29/66977 , H01L29/423
摘要： Un aspect de l'invention concerne une dispositif quantique (DQ) configuré pour pouvoir former une matrice de boites quantiques (QD), le dispositif (DQ) comprenant pour cela : une couche active (CA) réalisée dans un matériau semi-conducteur ; une pluralité de premières grilles (G1) disposées selon une pluralité de lignes (LI) ; une pluralité de deuxièmes grilles (G2) disposées selon un pluralité de colonnes (CO) perpendiculaires aux lignes (LI) de la pluralité de lignes (LI) ; une pluralité de troisièmes grilles (G3), chaque troisième grille (G3) de la pluralité de troisièmes grilles (G3) étant disposée à l'intersection d'une ligne de la pluralité de lignes (LI) et d'une colonne de la pluralité de colonnes (CO), chaque troisième grille (G3) étant séparée des troisièmes grilles (G3) les plus proches, sur une ligne (LI) par une première grille (G1) et sur une colonne (CO) par une deuxième grilles (G2) ; une pluralité de quatrièmes grilles (G4), chaque quatrième grille (G4) étant disposée entre deux deuxièmes grilles (G2) selon les lignes (LI) et entre deux première grille (G1) selon les colonnes (CO). Les troisièmes grilles (G3) sont configurées pour contrôler le potentiel chimique d'une portion de la couche active (CA) se trouvant à l'aplomb de ladite troisième grille.
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公开(公告)号：EP3961721A1
公开(公告)日：2022-03-02
申请号：EP21188650.2
申请日：2021-07-30
IPC分类号： H01L29/66 , H01L29/786 , H01L29/78 , H01L29/165
摘要： Réalisation d'une structure de transistor comprenant dans cet ordre :
- former sur la couche semi-conductrice superficielle et de part et d'autre d'espaceurs isolants, des blocs semi-conducteurs en Si x Ge 1-x , les blocs semi-conducteurs ayant des facettes latérales,
- croissance d'une couche à base de silicium sur les blocs semi-conducteurs, de manière à remplir des cavités situées entre lesdites facettes et lesdits espaceurs isolants,
- oxydation thermique pour effectuer un enrichissement en germanium de portions semi-conductrices (31a, 31b) de la couche semi-conductrice superficielle (12) disposées de part et d'autre des espaceurs.-
公开(公告)号：EP3944322A1
公开(公告)日：2022-01-26
申请号：EP21186804.7
申请日：2021-07-20
IPC分类号： H01L27/13 , H01L21/84 , H01L21/762 , H01L49/02
摘要： L'invention concerne un procédé de fabrication d'un dispositif microélectronique à partir d'un substrat de semi-conducteur sur isolant, ledit dispositif comprenant des composants actifs (23) formés dans des zones actives du substrat (10) séparées par des tranchées d'isolation et qui sont délimitées par des premiers flancs (19B), lesdites tranchées d'isolation étant remplies, au moins en partie, d'un premier matériau diélectrique, le procédé comprenant :
une étape d'attaque chimique d'une section passive (21) du premier fond des tranchées d'isolation destinée à générer, au niveau de ladite section, une moyenne quadratique de rugosité comprise entre 2 nm et 6 nm,
une étape de formation d'un composant passif (27), en recouvrement du premier matériau diélectrique et à l'aplomb de la section passive (21).
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