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公开(公告)号：EP3832651A1
公开(公告)日：2021-06-09
申请号：EP19306570.3
申请日：2019-12-04
IPC分类号： G11C13/00
摘要： Method for resetting an array of Resistive Random-Access Memory cells by applying a sequence of N reset operations, said method comprising the following steps:
- - defining (DF) a first reset technique and performing (RF) the first reset operation (O1) by applying said first used reset technique;
- at the j-th reset operation (On), n being an integer number comprised between 2 and N, if the correction yield of the reset technique used at the (j-1)-th reset operation fulfils a predefined condition (Cn), applying said reset technique used at the (j-1)-th reset operation to perform the j-th reset operation (Rn), if the correction yield of the reset technique used at the (j-1)-th reset operation does not fulfil the predefined condition, defining a new reset technique (Dn) and applying the new reset technique to perform the j-th reset operation (Rn).-
2.发明公开
公开(公告)号：EP4016531A1
公开(公告)日：2022-06-22
申请号：EP21213966.1
申请日：2021-12-13
发明人： VERDY, Anthonin , MOLAS, Gabriel , TROTTI, Paola , REGEV, Amir
IPC分类号： G11C13/00
摘要： L'invention concerne notamment une mémoire (1) comprenant une matrice (2) de cellules mémoires (20) résistives avec ainsi qu'un dispositif d'interfaçage (3) pour interfacer la matrice, le dispositif d'interfaçage comprenant au moins un condensateur de conversion (4), un dispositif de mesure de tension (8) connecté aux bornes du condensateur de conversion, une source (7) électrique, un premier interrupteur (5) et un deuxième interrupteur (6), le dispositif d'interfaçage étant configuré pour: a) connecter le condensateur de conversion à la source au moyen du deuxième interrupteur pour charger le condensateur de conversion, puis b) déconnecter le condensateur de conversion de la source, et connecter le condensateur de conversion à la matrice, au moyen du premier interrupteur, puis acquérir une tension de résultat de lecture aux bornes du condensateur de conversion, au moyen du dispositif de mesure de tension, puis déterminer l'état résistif de ladite cellule par le module de commande, sur la base de ladite tension de résultat de lecture.
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公开(公告)号：EP3832652A1
公开(公告)日：2021-06-09
申请号：EP19306571.1
申请日：2019-12-04
IPC分类号： G11C13/00
摘要： Method for resetting an array of Resistive Memory (RM) cells by applying a sequence of N reset operations, each reset operation comprising the application of a reset technique, said method comprising the following steps:
- at the first reset operation (O1), performing the first reset operation (RF) by applying the reset technique having the highest relative correction yield;
- at the j-th reset operation (Oj) of the N-1 subsequent reset operations, j being an integer number comprised between 2 and N, defining (Dj) a reset technique to be used at the j-th reset operation and performing the j-th reset operation (Rj).-
公开(公告)号：EP4099327A1
公开(公告)日：2022-12-07
申请号：EP21177707.3
申请日：2021-06-04
IPC分类号： G11C13/00
摘要： The invention relates to a method for programming at least one resistive memory cell of an array of resistive memory cells, said method comprising a sequence of N programming cycles, N being an integer greater than or equal to 2, each programming cycle comprising a set step and a reset step, each set step comprising the application of a set technique chosen among a plurality of set techniques, said method comprising the following steps:
- acquiring a bit error ratio (BER) value corresponding to each programming cycle for each set technique;
- at each programming cycle, applying the set technique having the lowest bit error ratio (BER) value corresponding to said programming cycle.-
5.发明公开
公开(公告)号：EP4062463A1
公开(公告)日：2022-09-28
申请号：EP20807388.2
申请日：2020-11-17
发明人： MOLAS, Gabriel , MAGIS, Thomas , NODIN, Jean-François , BRICALLI, Alessandro , PICCOLBONI, Guiseppe , COHEN, Yifat , REGEV, Amir
IPC分类号： H01L45/00
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6.发明公开
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8.发明公开
公开(公告)号：EP3958266A1
公开(公告)日：2022-02-23
申请号：EP20305941.5
申请日：2020-08-21
摘要： An aspect of the invention relates to a method for determining target resistance levels for a resistive memory cell. During the method at least one second target resistance level (R 3 ) based on a first target resistance level (R 4 ), and on a first resistance dispersion value (σ Δ ,R 4 ) representative of the dispersion of a first set of final resistance values obtained, after relaxing of the memory cell, for initial values of the resistance of the memory cell distributed over a first given initialisation interval (I 4 ) having a predetermined width (Δ 4 ), are determined.
Another aspect of the invention relates to a memory device comprising memory cells and an electronic control device configured to control the memory cells at target resistance levels determined in accordance with said method.-
9.发明公开
公开(公告)号：EP4198985A1
公开(公告)日：2023-06-21
申请号：EP22212693.0
申请日：2022-12-12
发明人： TROTTI, Paola , MOLAS, Gabriel , PILLONNET, Gaël , VERDY, Anthonin , REGEV, Amir
摘要： Une telle mémoire (1), comprenant au moins une cellule (20) mémoire résistive et un dispositif d'écriture (3a). La cellule mémoire (20) comprend un élément mémoire (22) ayant au moins un état hautement résistif et un état bassement résistif, et un sélecteur (21) agencé en série avec l'élément mémoire, le sélecteur étant électriquement conducteur lorsqu'une tension supérieure à une tension seuil (V th ) donnée est appliquée au sélecteur. Le dispositif d'écriture comprend au moins un condensateur d'écriture (4) et un dispositif de charge (30a), et est configuré pour charger le condensateur d'écriture puis pour le connecter à la cellule mémoire pour programmer cette cellule.
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公开(公告)号：EP4006958A1
公开(公告)日：2022-06-01
申请号：EP21209321.5
申请日：2021-11-19
IPC分类号： H01L21/56 , H01L21/3105 , H01L21/311 , H01L21/321 , H01L23/31 , H01L21/768
摘要： Procédé de reprise de contact électrique, comportant les étapes :
a) prévoir des puces (P) électroniques, surmontées de plots (1) de contact électrique, et formées sur un substrat (2) ; les plots (1) et le substrat (2) étant revêtus d'une couche de passivation (3) ;
b) former un empilement sur la couche de passivation (3), comportant :
- une première couche d'aplanissement (4), réalisée dans un premier matériau autorisant une gravure chimique sélective par rapport à la couche de passivation (3), et formée sur la couche de passivation (3) de manière à affleurer le sommet des plots (1) ;
- une deuxième couche d'aplanissement (5), réalisée dans un deuxième matériau ;
- une couche intercalaire (CI), réalisée dans un matériau autorisant une gravure chimique sélective du deuxième matériau ;
c) polir l'empilement, par un polissage mécano-chimique, jusqu'à atteindre la couche de passivation (3) revêtant les plots (1) ;
d) graver la couche de passivation (3) revêtant les plots (1) de manière à mettre à nu le sommet des plots (1).
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