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公开(公告)号：EP0957582B1
公开(公告)日：2007-10-17
申请号：EP99109452.5
申请日：1999-05-11
发明人： Heyne, Patrick , Graetz, Thoralf , Haerle, Dieter , Johnson, Bret
IPC分类号： H03K5/151
CPC分类号： H03K5/151
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公开(公告)号：EP0896281B1
公开(公告)日：2003-10-01
申请号：EP98114097.3
申请日：1998-07-28
发明人： Heyne, Patrick , Haerle, Dieter , Graetz, Thoralf
IPC分类号： G11C7/18
CPC分类号： G06F13/4213
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公开(公告)号：EP0957583A3
公开(公告)日：2006-07-05
申请号：EP99106044.3
申请日：1999-03-25
发明人： Graetz, Thoralf , Härle, Dieter , Heyne, Patrick , Johnson, Bret
IPC分类号： H03K17/693 , H03K5/135
CPC分类号： H03K17/693
摘要： Die Erfindung betrifft einen verzögerungsoptimierten Multiplexer aus wenigstens zwei Paßgliedern (1, 2), die jeweils über einen ersten Zweig durch ein Steuersignal (C2) direkt und über einen zweiten Zweig durch das durch einen Inverter (3) invertierte Steuersignal (C1) ansteuerbar sind. Zusätzlich ist im ersten Zweig ein weiteres Paßglied (8) vorgesehen, das die durch den Inverter (3) bedingte Verzögerung nachbildet, so daß die Paßglieder (1, 2) zeitgleich schaltbar sind.
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4.发明授权
公开(公告)号：EP0965995B1
公开(公告)日：2005-02-16
申请号：EP99104498.3
申请日：1999-03-05
发明人： Graetz, Thoralf , Härle, Dieter , Heyne, Patrick
IPC分类号： G11C29/00
CPC分类号： G11C29/02
摘要： A circuit configuration and a method for automatic recognition and elimination of word line/bit line short circuits in a memory cell configuration containing sensor amplifiers, in which the sensor amplifiers split the memory cell configuration into memory blocks. To this end, a fuse is provided in the bit lines in each memory block upstream of the respective sensor amplifiers, the fuse being blown as a result of an appropriate voltage difference being applied in a test mode.
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5.发明公开Integrierte Schaltung zur Erzeugung zweier Ausgangstakte mit zeitlich nicht überlappenden Pegeln 有权集成电路，用于产生两个输出时钟与时间上不重叠的水平
公开(公告)号：EP1033814A3
公开(公告)日：2005-10-05
申请号：EP00104145.8
申请日：2000-02-29
发明人： Heyne, Patrick , Graetz, Thoralf , Härle, Dieter
CPC分类号： H03K5/1515 , H03K3/356113
摘要： Die integrierte Schaltung weist zwei Eingänge (IN1, IN2) auf zur Zuführung je eines Eingangstaktes. Sie weist ferner zwei Ausgänge (OUT1, OUT2) auf zur Ausgabe je eines Ausgangstaktes, wobei erste logische Pegel (1) der Ausgangstakte sich zeitlich nicht überlappen.
摘要翻译： 该集成电路具有两个输入中的每个供应一个输入时钟。 两个输出端的每个输出一个输出时钟。 在输出端输出时钟信号的第一逻辑电平在时间上不重叠。
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公开(公告)号：EP0896281A3
公开(公告)日：2002-05-15
申请号：EP98114097.3
申请日：1998-07-28
发明人： Heyne, Patrick , Haerle, Dieter , Graetz, Thoralf
IPC分类号： G11C7/18
CPC分类号： G06F13/4213
摘要： Die Erfindung betrifft einen Datenbus aus n+1 (n ≧ 2) Leitungen, die n true-only-Leitungen und eine Kontrolleitung bilden und von n Eingangsblöcken (2, 3, 4) zu n Ausgangsblöcken (5, 6, 7) führen. Einem Eingangsblock (2), der am Anfang des Datenbusses (1) liegt und die längste Signallaufzeit hat und dem eine true-only-Leitung und die Kontrolleitung zugeordnet sind, ist eine NAND-Verknüpfung (10) nachgeschaltet, deren Ausgang jeweils mit jedem Ausgangsblock (5, 6, 7) verbunden ist.
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7.发明公开Integrierte Schaltung zur Erzeugung zweier Ausgangstakte mit zeitlich nicht überlappenden Pegeln 有权集成电路，用于产生两个输出时钟与时间上不重叠的水平
公开(公告)号：EP1033814A2
公开(公告)日：2000-09-06
申请号：EP00104145.8
申请日：2000-02-29
发明人： Heyne, Patrick , Graetz, Thoralf , Härle, Dieter
CPC分类号： H03K5/1515 , H03K3/356113
摘要： Die integrierte Schaltung weist zwei Eingänge (IN1, IN2) auf zur Zuführung je eines Eingangstaktes. Sie weist ferner zwei Ausgänge (OUT1, OUT2) auf zur Ausgabe je eines Ausgangstaktes, wobei erste logische Pegel (1) der Ausgangstakte sich zeitlich nicht überlappen.
摘要翻译： 该集成电路具有用于供给到每个输入时钟的两个输入端（IN1，IN2）。 它还包括两个输出端（OUT1，OUT2）所述输出时钟的第一逻辑电平（1）在时间上不输出上的相应的输出时钟重叠。
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