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    Memory array
    2.
    发明公开
    Memory array 失效
    存储单元阵列。

    公开(公告)号：EP0220577A2

    公开(公告)日：1987-05-06

    申请号：EP86114061.4

    申请日：1986-10-10

    申请人： International Business Machines Corporation

    发明人： Jordy, George John ,  Mooney, Donald Blaise ,  Mosley, Joseph Michael

    IPC分类号： G11C29/00

    CPC分类号： G11C29/50012 ,  G11C7/00 ,  G11C8/18 ,  G11C29/50

    摘要： A circuit and method for generating a read complete signal for a high speed densely packaged monolithic memory is disclosed. The memory (34) is designed to utilize and externally generated ad­dress valid signal which indicates that the address to the memory is valid. The receipt of the address valid signal sets a set/­reset latch (18) and starts the memory (34). The addressed memory cells are sensed. When at least one memory cell has data are its output below a threshold, the data are said to be un­stable and the set/reset latch is then conditioned to be reset. When the data sensed by all the sensing circuits (36) are stable, a signal (ADV) is sent to the set/reset latch (18) to cause it to be reset. The resetting of the set/reset latch (18) causes an output thereof ot change state. This state change comprises the read complete signal (RC) which is used to determine the read cycle time of the memory and may also be used in diagnostic tests of the memory.

    Memory array
    4.
    发明公开
    Memory array 失效
    内存阵列

    公开(公告)号：EP0220577A3

    公开(公告)日：1988-11-17

    申请号：EP86114061

    申请日：1986-10-10

    申请人： International Business Machines Corporation

    发明人： Jordy, George John ,  Mooney, Donald Blaise ,  Mosley, Joseph Michael

    IPC分类号： G11C29/00

    CPC分类号： G11C29/50012 ,  G11C7/00 ,  G11C8/18 ,  G11C29/50

    摘要： A circuit and method for generating a read complete signal for a high speed densely packaged monolithic memory is disclosed. The memory (34) is designed to utilize and externally generated ad­dress valid signal which indicates that the address to the memory is valid. The receipt of the address valid signal sets a set/­reset latch (18) and starts the memory (34). The addressed memory cells are sensed. When at least one memory cell has data are its output below a threshold, the data are said to be un­stable and the set/reset latch is then conditioned to be reset. When the data sensed by all the sensing circuits (36) are stable, a signal (ADV) is sent to the set/reset latch (18) to cause it to be reset. The resetting of the set/reset latch (18) causes an output thereof ot change state. This state change comprises the read complete signal (RC) which is used to determine the read cycle time of the memory and may also be used in diagnostic tests of the memory.

    摘要翻译： 公开了一种用于为高速密集封装的单片存储器产生读取完成信号的电路和方法。 存储器（34）被设计为利用和外部产生的地址有效信号，其指示存储器的地址是有效的。 地址有效信号的接收设置设置/重置锁存器（18）并启动存储器（34）。 被寻址的存储单元被感测到。 当至少有一个存储单元的数据输出低于某个阈值时，数据被认为是不稳定的，然后置位/复位锁存被复位。 当所有感测电路（36）感测到的数据稳定时，信号（ADV）被发送到置位/复位锁存器（18）以使其复位。 设置/重置锁存器（18）的重置导致其输出变化状态。 该状态改变包括读取完成信号（RC），该信号用于确定存储器的读取周期时间，并且还可以用于存储器的诊断测试。

    Hochintegrierte Halbleiterschaltung und Verfahren zu ihrer Herstellung
    5.
    发明公开
    Hochintegrierte Halbleiterschaltung und Verfahren zu ihrer Herstellung 失效
    高度集成它们的制备半导体电路和程序。

    公开(公告)号：EP0005723A1

    公开(公告)日：1979-12-12

    申请号：EP79101237.0

    申请日：1979-04-24

    申请人： International Business Machines Corporation

    发明人： Balyoz, John ,  Chang, Chi Shih ,  Fox, Barry Charles ,  Ghafghaichi, Majid ,  Jen, Teh-Sen ,  Mooney, Donald Blaise ,  Palmieri, John Aldo

    IPC分类号： H01L27/02 ,  H01L23/52

    CPC分类号： H01L23/528 ,  H01L27/11801 ,  H01L2924/0002 ,  Y10S257/923 ,  H01L2924/00

    摘要： Bei einer hochintegrierten Halbleiterschaltung, basierend auf dem Master-Slice-Prinzip, mit in einem Halbleiterchip (1) integrierten und gegeneinander isolierten Bauelementen, die über mehrere Verdrahtungsebenen entsprechend einer vorgegebenen Funktion verbunden sind, werden die Bauelemente in einer Matrix aus Spalten (C) und Zeilen (R) von gegeneinander isolierten Einheitszellen (F) angeordnet. Im wesentlichen wird die gesamte Halbleiteroberfläche mit Ausnahme von Isolationsbereichen zwischen den Zellen und einem Grenzbereich von eingeschränkter Breite am Umfang des Chips für diese Zellen verwendet. Bis auf eine begrenzte Anzahl haben alle Zellen die gleiche Konfiguration, den gleichen Komponenteninhalt und sie belegen die gleiche Chipfläche. Die Mehrzahl der Zellen ist in Bündeln von Zellen (F1, F2, F3, F4) so angeordnet, daß jede Zelle eine eindeutige geometrische Orientierung zu den übrigen Zellen ihres Bündels hat.

    摘要翻译： 在基于主切片原理的高度集成的半导体电路，与半导体芯片（1）和相互绝缘的部件，其在按照预定的功能通过多个布线平面连接，所述部件在列（C）的基质中集成和 相互绝缘的单元电池（F）的行（R）布置。 基本上整个半导体表面，与细胞和减小的宽度的在芯片的周围的边界区域之间的隔离区域的例外是用于这些细胞。 除了所有小区的有限数目的具有相同的配置，相同的组件的内容和它们占据相同的芯片面积。 大部分细胞被布置在细胞（F1，F2，F3，F4），使得每个单元具有相对于它的束的另一单元的独特的几何取向的簇。