利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

9 条记录 (耗时 0.015 秒)

    "> Scan-based testing of devices implementing a test clock control structure (
    2.
    发明公开
    Scan-based testing of devices implementing a test clock control structure ("TCCS") 有权
    Scan-basierter Test vonGerätenmit Testuhr-Steuerungsstruktur

    公开(公告)号：EP1873539A1

    公开(公告)日：2008-01-02

    申请号：EP07252561.1

    申请日：2007-06-25

    申请人： Silicon Image, Inc.

    发明人： Sul, Chinsong

    IPC分类号： G01R31/3185 ,  G01R31/319 ,  G06F11/27

    CPC分类号： G01R31/318552 ,  G01R31/318594 ,  G01R31/31937

    摘要： Methods and computer readable media for performing scan-based testing of circuits using one or more test clock control structures are disclosed. In one embodiment, a method includes performing an intra-domain test to exercise a first subset of domains of the plurality of circuits implementing dynamic fault detection test patterns. It also includes performing an inter-domain test to exercise a second subset of domains of the plurality of circuits implementing dynamic fault detection test patterns. The dynamic fault detection test patterns can include, for example, last-shift-launch test patterns and broadside test patterns. In various embodiments, the method can include configuring different programmable test clock controllers to test different domains substantially in parallel.

    摘要翻译： 公开了使用一个或多个测试时钟控制结构执行电路的基于扫描的测试的方法和计算机可读介质。 在一个实施例中，一种方法包括执行域内测试以锻炼实现动态故障检测测试模式的多个电路的域的第一子集。 它还包括执行域间测试以锻炼实现动态故障检测测试模式的多个电路的域的第二子集。 动态故障检测测试模式可以包括例如最后移动发射测试模式和宽边测试模式。 在各种实施例中，该方法可以包括配置不同的可编程测试时钟控制器以基本上并行地测试不同的域。

    Interface test circuitry and methods
    5.
    发明公开
    Interface test circuitry and methods 有权
    Schnittstellentestschaltung和Verfahren

    公开(公告)号：EP1924020A1

    公开(公告)日：2008-05-21

    申请号：EP07254313.5

    申请日：2007-10-31

    申请人： Silicon Image, Inc.

    发明人： Sul, Chinsong ,  Kim, Heon C. ,  Ahn, Gijung

    IPC分类号： H04L1/24

    CPC分类号： H04L1/245

    摘要： In some embodiments, an apparatus includes conductors, and a transmitter including transmitter test circuitry to embed test properties in test pattern signals, and transmit the test pattern signals to the conductors. In some embodiments, an apparatus includes conductors to carry test pattern signals with embedded test properties, and receiver test circuitry to receive the test pattern signals and extract the test properties and determine whether the extracted test properties match expected test properties. Other embodiments are described and claimed.

    摘要翻译： 在一些实施例中，装置包括导体和包括发射器测试电路的发射器，以将测试属性嵌入到测试图案信号中，并将测试图案信号传输到导体。 在一些实施例中，装置包括用于携带具有嵌入测试属性的测试图案信号的导体，以及接收器测试电路，用于接收测试图案信号并提取测试属性并确定提取的测试属性是否符合预期的测试属性。 描述和要求保护其他实施例。

    Test clock control structures to generate configurable test clocks for scan-based testing of electronic circuits using programmable test clock controllers
    8.
    发明公开
    Test clock control structures to generate configurable test clocks for scan-based testing of electronic circuits using programmable test clock controllers 有权
    TESTWATCH控制结构来生成用于电子电路的基于扫描的测试配置的测试时钟可编程Testuhrsteuerungen

    公开(公告)号：EP1873540A1

    公开(公告)日：2008-01-02

    申请号：EP07252569.4

    申请日：2007-06-25

    申请人： Silicon Image, Inc.

    发明人： Sul, Chinsong

    IPC分类号： G01R31/3185 ,  G01R31/319 ,  G06F11/27

    CPC分类号： G01R31/318552 ,  G01R31/318541 ,  G01R31/318594 ,  G01R31/31922

    摘要： Systems, structures and methods for generating a test clock for scan chains to implement scan-based testing of electronic circuits are disclosed. In one embodiment, a test clock control structure includes a programmable test clock controller. The programmable test clock controller includes a test clock generator for generating a configurable test clock. It also includes a scan layer interface to drive a scan chain portion with the configurable test clock, and a control layer interface configured to access control information for controlling the scan chain portion. In another embodiment, a method effectuates scan-based testing of circuits. The method includes performing at least one intra-domain test and performing at least one inter-domain test using implementing dynamic fault detection test patterns, which can include last-shift-launch test patterns and broadside test patterns.

    摘要翻译： 系统，结构和方法，用于产生测试时钟为扫描链来实现电子电路的基于扫描的测试是游离缺失盘。 在一个，实施例的测试时钟控制结构包括可编程测试时钟控制器。 可编程测试时钟控制器包括用于产生可配置测试时钟的测试时钟发生器。 因此，它包括一扫描层接口，以驱动与所述可配置测试时钟的扫描链部分，并且被配置为访问控制信息用于控制在部分扫描链的控制层接口。 在另一个方法实施例effectuates电路的基于扫描测试。 该方法包括：执行至少一个域内测试以及使用实现动态故障检测测试图案，其可包括最后移发射测试模式和宽边测试图案的至少一个域间测试。

    Concurrent code checker and hardware efficient high- speed I/O having built- in self- test and debug features
    9.
    发明公开
    Concurrent code checker and hardware efficient high- speed I/O having built- in self- test and debug features 有权
    同时代码审计和硬件高效的输入/输出以高速与内建自测试和调试功能

    公开(公告)号：EP1814234A2

    公开(公告)日：2007-08-01

    申请号：EP07250229.7

    申请日：2007-01-19

    申请人： Silicon Image, Inc.

    发明人： Sul, Chinsong ,  Choi, Hoon ,  Ahn, Gijung

    IPC分类号： H03M13/21 ,  H03M13/33 ,  H03M13/09

    CPC分类号： H03M5/00 ,  G11B2020/1438 ,  H03M13/09 ,  H03M13/33 ,  H04L25/491

    摘要： Method, device, and system for testing for errors in high-speed input/output systems. System and device may include a concurrent code checker for checking for errors in encoded data packets through data packets static properties and dynamic properties of the data stream including the packets. Method may involve detecting invalid encoded packets using the data packets static properties and the dynamic properties of the data stream including the packets. Method for optimizing a design of a concurrent code checker logic using don't-care conditions, and concurrent code checker circuit having reduce logic element and semiconductor area requirements.

    摘要翻译： 方法，设备和系统，用于测试在高速输入/输出系统错误。 系统和设备可以包括一个并行码检验器，用于检查用于通过数据分组的静态属性和包括包中的数据流的动态特性中的编码数据的数据包的错误。 方法可以包括：检测使用所述数据分组的静态属性和包括包中的数据流的动态特性无效编码的分组。 用于使用不关心条件优化并行码检验器逻辑的设计方法，以及具有减少的逻辑元件和半导体面积要求并发码检验器电路。