公开(公告)号：EP2002541A4

公开(公告)日：2012-08-29

申请号：EP07758145

申请日：2007-03-08

申请人： MOTOROLA SOLUTIONS INC

发明人： CAFARO NICHOLAS G ,  GRADISHAR THOMAS L ,  STENGEL ROBERT E

IPC分类号： H03L7/08

CPC分类号： H03H11/265 ,  H03K5/131 ,  H03K2005/00065 ,  H03L7/1806

公开(公告)号：EP1293890A3

公开(公告)日：2007-05-09

申请号：EP02019919.6

申请日：2002-09-04

申请人： NEC Electronics Corporation

发明人： Saeki, Takanori

IPC分类号： G06F7/68

CPC分类号： H03L7/1976 ,  G06F7/68 ,  H03K2005/00065 ,  H03K2005/00071 ,  H03L7/081 ,  H03L7/0891 ,  H03L7/1974

摘要： A PLL circuit includes phase comparator (103) having a first input terminal to which a reference clock is applied; charge pump (104) generating a voltage conforming to a phase difference output from the phase comparator; loop filter (105); VCO (106); frequency dividing circuit (107), to which an output clock of the VCO is input, performing frequency-division by P; A counter (109) dividing the output of the frequency dividing circuit by a second value A; circuits (121,122) generating two signals, which have a phase difference equivalent to one period of the P-frequency-divided output of the frequency dividing circuit, whenever frequency-division by A is performed by the A counter; and interpolator (123), to which the two generated signals are input, producing an output signal of a phase obtained by interpolating the phase difference between the two signals in accordance with an interior division ratio set by a control signal.

公开(公告)号：EP1199800A1

公开(公告)日：2002-04-24

申请号：EP01120438.5

申请日：2001-08-27

申请人： Infineon Technologies AG

发明人： Dietrich, Stefan, Dr. ,  Hein, Thomas ,  Heyne, Patrick ,  Markert, Michael ,  Marx, Thilo ,  Partsch, Torsten ,  Schöniger, Sabine ,  Schrögmeier, Peter ,  Sommer, Michael ,  Weis, Christian

IPC分类号： H03K5/13

CPC分类号： H03K5/133 ,  H03K2005/00065 ,  H03K2005/00071 ,  H03K2005/00091

摘要： Zur Programmierung der Verzögerungszeit eines Signalpfads (1, 2), insbesondere in DRAMs, umfaßt die Schaltungsanordnung zwei eingangsseitig parallel ansteuerbare Signalstrecken (3, 4) mit unterschiedlicher Verzögerungszeit, die über einen Multiplexer auf den Ausgangsanschluß (2) schaltbar sind. Eine Auswahlschaltung (5) umfaßt zwei zwischen die Versorgungsspannung (VDD, VSS) geschaltete Signalstrecken mit zwei in Reihe geschalteten komplementären Transistoren (511, 512; 521, 522) sowie sourceseitigen programmierbaren Elementen. Die Transistoren sind von komplementären Steuersignalen (HSPEED, bHSPEED) ansteuerbar. Dadurch wird eine flexible Programmierung der Verzögerungszeit bei geringem Schaltungsaufwand ermöglicht.

摘要翻译： 电路具有输入和输出连接（1,2），具有不同延迟时间的第一和第二信号路径（3,4），多路复用器（6），具有第一和第二可编程路径的驱动电路（5）以及由 互补控制信号并连接到通常连接到多路复用器控制输入的节点。 只有一个可编程路径被编程为导通，另一个编程为不导通。

公开(公告)号：EP0550215A3

公开(公告)日：1993-12-01

申请号：EP92311515.8

申请日：1992-12-16

申请人： ADVANCED MICRO DEVICES, INC.

发明人： Woo, Ann K.

IPC分类号： H03K5/13 ,  H03K19/003

CPC分类号： H03K19/018585 ,  H03K2005/00065 ,  H03K2005/00195

摘要： A CMOS gate is provided which has a programmable driving power characteristic so that its propagation delay time can be varied by digital select control signals (S1-Sm). The CMOS gate includes a programmable inverter section (12) formed of a plurality of inverters (12a-12m), a switching logic control section (14), and a static inverter (16). The switching logic control signal section is responsive to the digital select control signals for selectively programming a certain number of the plurality of inverters to be enabled. In this manner, a certain number of the plurality of inverters will be wired in parallel with the static inverter in order to produce the desired amount of propagation delay time.

公开(公告)号：EP0562904A1

公开(公告)日：1993-09-29

申请号：EP93400642.0

申请日：1993-03-12

申请人： BULL S.A.

发明人： Marbot, Roland

IPC分类号： H03K5/13 ,  H03K19/003

CPC分类号： H03K19/00361 ,  H03K5/131 ,  H03K5/133 ,  H03K2005/00065 ,  H03K2005/00195

摘要： Le procédé fournit un signal de sortie (S K ) présentant un retard variable par rapport à un signal d'entrée (e₀).
Pour permettre un réglage précis en fonction d'une consigne de retard (CN) sur plusieurs gammes, le procédé consiste à produire une succession de signaux retardés (e₁, e₂, ..., e n ) par rapport au signal d'entrée (e₀) , le retard entre un signal retardé (e₂) et le signal précédent (e₁) ayant une valeur prédéterminée, à sélectionner l'un desdits signaux retardés (e₂) et le signal précédent (e₁) et à effectuer une superposition avec pondération et effet intégral desdits signaux sélectionnés (e₁, e₂), ladite sélection et ladite pondération étant déterminées en fonction de ladite consigne de retard (CN).
Réalisations en technologie ECL et CMOS.
Application notamment aux circuits verrouillés en phase.

摘要翻译： 该过程提供给输出信号（SK）的表现出可变延迟与输入信号（E0）对于。 为了允许精确调整为一组延迟（CN）在几个范围的功能，在生产的哪个被延迟相对于所述输入信号的信号（E1，E2，...，EN）的连续过程besteht（E0 ），一个经延迟信号（E2）和preceding-信号（E1），其具有一个预定值时，（在选择所述延迟的信号e2的一个）和preceding-信号（E1）之间以及在重叠的所述选择的信号（E1延迟 ，E2）与加权和效果上一体，所述的选择和所述加权是确定性的开采作为说的函数设定延迟（CN）。 在ECL和CMOS技术生产的设备。 在具体应用到锁相电路。

公开(公告)号：EP0550216A1

公开(公告)日：1993-07-07

申请号：EP92311516.6

申请日：1992-12-16

申请人： ADVANCED MICRO DEVICES, INC.

发明人： Woo, Ann K.

IPC分类号： H03K5/13 ,  H03K19/0185

CPC分类号： H03K5/133 ,  H03K2005/00065 ,  H03K2005/00195

摘要： A CMOS digital-controlled delay gate (10) is provided in which the propagation delay time can be precisely controlled by digital select control signals (Sp1-Snm). The delay gate (10) includes an inverter circuit section (12) formed of a plurality of CMOS inverters (12a-12n) each inverter having a P-channel transistor and an N-channel transistor and a control logic section (14,16) which is responsive to the digital select control signals (Sp1-Snm) for changing the ratio of the total P-channel transistor size to the total N-channel transistor size in the enabled transistors. The input threshold voltage of the inverter circuit section (12) is selectively changeable so as to produce a controllable propagation delay.

摘要翻译： 提供了一种CMOS数字控制延迟门（10），其中可以通过数字选择控制信号（Sp1-Snm）精确地控制传播延迟时间。 延迟栅极（10）包括由具有P沟道晶体管和N沟道晶体管的多个CMOS反相器（12a-12n）形成的反相器电路部分（12），以及控制逻辑部分（14,16） 其响应于用于在使能晶体管中改变总P沟道晶体管尺寸与总N沟道晶体管尺寸的比率的数字选择控制信号（Sp1-Snm）。 逆变器电路部分（12）的输入阈值电压可以选择性地改变，以产生可控的传播延迟。

公开(公告)号：EP0536689A1

公开(公告)日：1993-04-14

申请号：EP92117027.0

申请日：1992-10-06

申请人： FUJITSU LIMITED

发明人： Koyashiki, Tsuyoshi, c/o FUJITSU LIMITED ,  Teruyama, Kohei

IPC分类号： H03K5/13

CPC分类号： H03K5/133 ,  H03K5/131 ,  H03K2005/00065 ,  H03K2005/00195

摘要： A variable delay circuit includes a first power source line (140, 12, 25, 42, 60) for supplying a first power source voltage (V DD ), a second power source line (143, 13, 26, 43, 61) for supplying a second power source voltage (V SS ) which is smaller than the first power source voltage, an input terminal (145, 9, 22, 37, 57) for receiving an input signal (IN), a selection terminal (148, 10, 23, 38-40, 58) for receiving a selection signal (S, S₁-S₃), an output terminal (141, 11, 24, 41, 59) for outputting an output signal (OUT) which is delayed relative to the input signal, a pull-up circuit (142) coupled between the first power source line and the output terminal for carrying out a pull-up operation based on the input signal which is received via the input terminal, and a pull-down circuit (144) coupled between the output terminal and the second power source line for carrying out a pull-down operation based on the input signal which is received via the input terminal. The pull-up or pull-down circuit has a delay time which is variable in response to the selection signal which is received via the selection terminal.

摘要翻译： 一种可变延迟电路，包括用于提供第一电源电压（VDD）的第一电源线（140,12,25,42,60），用于提供第一电源电压（VDD）的第二电源线（143,13,24,43,61） 一个比第一电源电压小的第二电源电压（VSS），一个用于接收输入信号（IN）的输入端（145,9,22,37,57），一个选择端（148,10,23 ，用于接收一个选择信号（S，S 1 -S 3）的输出端（141，11,24,41,59），用于输出一个相对于输入信号延迟的输出信号（OUT）的输出端 ，耦合在第一电源线和输出端之间的上拉电路（142），以及下拉电路（144），用于基于经由输入端接收的输入信号来执行上拉操作， 耦合在输出端和第二电源线之间，用于根据经输入端接收的输入信号执行下拉操作。 上拉或下拉电路具有响应于经由选择端子接收的选择信号而可变的延迟时间。

公开(公告)号：EP0423963A3

公开(公告)日：1991-09-18

申请号：EP90310649.0

申请日：1990-09-28

申请人： ADVANCED MICRO DEVICES, INC.

发明人： Chen, Kou-Su

IPC分类号： H03K5/13

CPC分类号： H03K5/133 ,  H03K2005/00065 ,  H03K2005/00143 ,  H03K2005/00195

摘要： A constant time delay circuit which is insensitive to variations in temperature and has no D.C. power dis­sipation includes a temperature-insensitive reference current source (12) for dynamically charging and discharging a capacitive load (M5), a polysilicon resistor (16), and at least one time delay control circuit (14) to produce a constant time delay. In an alternate embodiment, there is provided a temperature self-compensated programmable delay circuit which includes electrically programmable resistor means (30) for adjusting the total resistance in a temperature-­insensitive reference current source (12b). As a result, the amount of the reference current is con­trolled so as to obtain a desired delay time.

公开(公告)号：EP0313616A1

公开(公告)日：1989-05-03

申请号：EP88904127.0

申请日：1988-04-18

申请人： NCR CORPORATION

发明人： STEWART, John, Wayne

IPC分类号： H03K5

CPC分类号： H03K5/131 ,  H03K5/133 ,  H03K2005/00065 ,  H03K2005/00195

摘要： Circuit de temporisation (10) comprenant un premier circuit onduleur (10) couplé entre une première source de tension (TCC) et un potentiel de référence par une pluralité de transistors (Q5-Q19) connectés en parallèle. Chacun des transistors (Q5-Q19) a une porte de commande (DY1- DY15) pouvant être sélectionnée pour mettre la résistance du transistor en circuit avec le circuit onduleur (20), pour commander le rythme de charge d'une capacité répartie. Un circuit de sortie (40) couplé au premier circuit onduleur (20) fournit la capacité répartie ainsi qu'une sortie tamponnée inversée (DBUF). Le circuit de sortie comprend également une sortie (DOUT) pouvant être connectée à un autre circuit identique au circuit de temporisation (10), pour former un circuit de temporisation en cascade pouvant recevoir un signal de remise à zéro afin de remettre à zéro le circuit de temporisation en cascade.

公开(公告)号：EP2514097A2

公开(公告)日：2012-10-24

申请号：EP10838231.8

申请日：2010-12-15

申请人： Altera Corporation

发明人： NAGARAJAN, Pradeep ,  CHONG, Yan ,  SUNG, Chiakang ,  HUANG, Joseph

IPC分类号： H03L7/081 ,  H03K5/13

CPC分类号： H03L7/0814 ,  H03K5/134 ,  H03K5/1565 ,  H03K2005/00065

摘要： A feedback loop circuit includes a phase detector and delay circuits. The phase detector generates an output signal based on a delayed periodic signal. The delay circuits are coupled in a delay chain that delays the delayed periodic signal. Each of the delay circuits comprises variable and fixed delay blocks that are coupled to form at least two delay paths for an input signal through the delay circuit to generate a delayed output signal. Delays of the variable delay blocks in the delay circuits vary based on the output signal of the phase detector. Each of the delay circuits reroutes the input signal through a different one of the delay paths to generate the delayed output signal based on the output signal of the phase detector during operation of the feedback loop circuit. Each of the variable and fixed delay blocks inverts a received signal to generate an inverted signal.