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    Integrierte Schaltung mit Testbetriebsart und Verfahren zum Testen einer Vielzahl solcher integrierter Schaltungen
    1.
    发明公开
    Integrierte Schaltung mit Testbetriebsart und Verfahren zum Testen einer Vielzahl solcher integrierter Schaltungen 有权
    一种集成电路，包括测试模式和方法，用于测试多个这样的集成电路的

    公开(公告)号：EP1205938A2

    公开(公告)日：2002-05-15

    申请号：EP01122878.0

    申请日：2001-09-24

    申请人： Infineon Technologies AG

    发明人： Dietrich, Stefan, Dr. ,  Heyne, Patrick ,  Marx, Thilo ,  Schoeniger, Sabine ,  Sommer, Michael ,  Hein, Thomas ,  Markert, Michael ,  Partsch, Torsten ,  Schroegmeier, Peter ,  Weis, Christian

    IPC分类号： G11C29/00

    CPC分类号： G11C29/003

    摘要： Das Testen integrierter Schaltungen, insbesondere von Speicherchips des Typs DDR SDRAM, erfolgt in paralleler Weise. Um zu vermeiden, daß die Schaltungen im Testbetrieb gegeneinander treiben, wird ein bereits ohnehin mit einem Kanal eines Testautomaten verbundener Eingangsanschluß (10) mit Schaltmitteln (30) verbunden, durch die die Ausgangstreiber in Abhängigkeit vom am Eingangsanschluß (10) zuführbaren Steuersignal abschaltbar sind. Die Schaltmittel (30) enthalten vorzugsweise einen Demultiplexer (31) sowie einen Multiplexer (32). Der Demultiplexer ist durch ein neben dem Teststeuersignal (TMCOMP) zusätzlich erzeugtes Teststeuer (TMRDIS) ansteuerbar. Der Eingangsanschluß (10) ist im Testbetrieb ohnehin mit einem Testerkanal verbunden, so daß kein zusätzlicher externer Aufwand entsteht.

    摘要翻译： 测试集成电路，在所述类型的特定存储器芯片DDR SDRAM被以并行的方式执行。 为了避免该电路在测试相互操作驱动器，先前已经连接到与被连接的开关装置（30），通过该输出驱动器可以在所述输入端子上的依赖性被馈送的自动测试输入端子（10）的通道（10）的控制信号被断开。 开关装置（30）优选包括多路分解器（31），以及一个多路复用器（32）。 多路分解器通过旁测试控制信号（TMCOMP）另外产生测试控制（TMRDIS）可以控制形成。 输入端（10）是在连接到测试器通道任何情况下，测试模式，从而不需要额外的外部费用产生。

    Schaltungsanordnung zur Programmierung einer Verzögerungszeit eines Signalpfads
    3.
    发明公开
    Schaltungsanordnung zur Programmierung einer Verzögerungszeit eines Signalpfads 有权
    Schaltungsanordnung zur Programmierung einerVerzögerungszeiteines Signalpfads

    公开(公告)号：EP1199800A1

    公开(公告)日：2002-04-24

    申请号：EP01120438.5

    申请日：2001-08-27

    申请人： Infineon Technologies AG

    发明人： Dietrich, Stefan, Dr. ,  Hein, Thomas ,  Heyne, Patrick ,  Markert, Michael ,  Marx, Thilo ,  Partsch, Torsten ,  Schöniger, Sabine ,  Schrögmeier, Peter ,  Sommer, Michael ,  Weis, Christian

    IPC分类号： H03K5/13

    CPC分类号： H03K5/133 ,  H03K2005/00065 ,  H03K2005/00071 ,  H03K2005/00091

    摘要： Zur Programmierung der Verzögerungszeit eines Signalpfads (1, 2), insbesondere in DRAMs, umfaßt die Schaltungsanordnung zwei eingangsseitig parallel ansteuerbare Signalstrecken (3, 4) mit unterschiedlicher Verzögerungszeit, die über einen Multiplexer auf den Ausgangsanschluß (2) schaltbar sind. Eine Auswahlschaltung (5) umfaßt zwei zwischen die Versorgungsspannung (VDD, VSS) geschaltete Signalstrecken mit zwei in Reihe geschalteten komplementären Transistoren (511, 512; 521, 522) sowie sourceseitigen programmierbaren Elementen. Die Transistoren sind von komplementären Steuersignalen (HSPEED, bHSPEED) ansteuerbar. Dadurch wird eine flexible Programmierung der Verzögerungszeit bei geringem Schaltungsaufwand ermöglicht.

    摘要翻译： 电路具有输入和输出连接（1,2），具有不同延迟时间的第一和第二信号路径（3,4），多路复用器（6），具有第一和第二可编程路径的驱动电路（5）以及由 互补控制信号并连接到通常连接到多路复用器控制输入的节点。 只有一个可编程路径被编程为导通，另一个编程为不导通。

    Integrierter Speicher mit Zeilenzugriffssteuerung zur Aktivierung und Vorladung von Zeilenleitungen und Verfahren zum Betrieb eines solchen Speichers
    5.
    发明公开
    Integrierter Speicher mit Zeilenzugriffssteuerung zur Aktivierung und Vorladung von Zeilenleitungen und Verfahren zum Betrieb eines solchen Speichers 有权
    集成存储器具有行访问控制器，以激活和行线和这种存储器的操作方法的预充电

    公开(公告)号：EP1158527A2

    公开(公告)日：2001-11-28

    申请号：EP01111879.1

    申请日：2001-05-16

    申请人： Infineon Technologies AG

    发明人： Dietrich, Stefan, Dr. ,  Schöniger, Sabine ,  Schrögmeier, Peter ,  Weis, Christian

    IPC分类号： G11C8/00

    CPC分类号： G11C8/00

    摘要： Ein integrierter Speicher weist Speicherzellen (MC) auf, die jeweils mit einer Zeilenleitung (WL) zur Auswahl einer der Speicherzellen (MC) und mit einer Spaltenleitung (BL) zum Auslesen oder Schreiben eines Datensignals (DA) verbunden sind. Eine Zeilenzugriffssteuerung (2) dient zur Aktivierung einer der Zeilenleitungen (WL) für die Auswahl einer der Speicherzellen (MC) und zur Steuerung eines Vorladevorgangs zur Vorladung einer der Zeilenleitungen (WL). Ein Vorladebefehl (VB) leitet einen Vorladevorgang ein. Der Vorladevorgang für eine aktivierte Zeilenleitung (WLk) wird durch die Zeilenzugriffssteuerung (2) ausgelöst, wenn das Auslesen oder Schreiben eines Datensignals (DA) beendet ist und wenn eine festgelegte Zeitspanne (tmin), in der die Zeilenleitung (WLk) mindestens zu aktivieren ist, seit der Aktivierung verstrichen ist. Ein Vorladevorgang der aktivierten Zeilenleitung (WLk) wird dadurch in selbstjustierende Weise gesteuert.

    摘要翻译： 集成存储器具有用于选择的存储单元（MC）中的一个并到列线（BL）读取或写入的数据信号（DA）分别连接到行线的存储器单元（MC）时，（WL）。 甲行存取控制器（2）用于激活所述行线（WL）之一，用于选择的存储单元（MC）中的一个，并控制一个预充电操作之后的预充电行线（WL）中的一个。 预充电命令（VB）发起预充电操作。 用于激活的行线的预充电操作（WLK）被行访问控制器触发（2）时的数据信号（DA）的读出或写入已经完成，并描述了其中的行线（WLK）来激活至少当在预定的时间周期（TMIN） 自启动已过。 被激活的行线的预充电操作（WLK）控制在自对准的方式。

    Integrierter Speicher mit Zeilenzugriffssteuerung zur Aktivierung und Vorladung von Zeilenleitungen und Verfahren zum Betrieb eines solchen Speichers
    7.
    发明公开
    Integrierter Speicher mit Zeilenzugriffssteuerung zur Aktivierung und Vorladung von Zeilenleitungen und Verfahren zum Betrieb eines solchen Speichers 有权
    集成存储器具有行访问控制器，以激活和行线和这种存储器的操作方法的预充电

    公开(公告)号：EP1158527A3

    公开(公告)日：2003-07-23

    申请号：EP01111879.1

    申请日：2001-05-16

    申请人： Infineon Technologies AG

    发明人： Dietrich, Stefan, Dr. ,  Schöniger, Sabine ,  Schrögmeier, Peter ,  Weis, Christian

    IPC分类号： G11C8/00 ,  G11C8/08

    CPC分类号： G11C8/00

    摘要： Ein integrierter Speicher weist Speicherzellen (MC) auf, die jeweils mit einer Zeilenleitung (WL) zur Auswahl einer der Speicherzellen (MC) und mit einer Spaltenleitung (BL) zum Auslesen oder Schreiben eines Datensignals (DA) verbunden sind. Eine Zeilenzugriffssteuerung (2) dient zur Aktivierung einer der Zeilenleitungen (WL) für die Auswahl einer der Speicherzellen (MC) und zur Steuerung eines Vorladevorgangs zur Vorladung einer der Zeilenleitungen (WL). Ein Vorladebefehl (VB) leitet einen Vorladevorgang ein. Der Vorladevorgang für eine aktivierte Zeilenleitung (WLk) wird durch die Zeilenzugriffssteuerung (2) ausgelöst, wenn das Auslesen oder Schreiben eines Datensignals (DA) beendet ist und wenn eine festgelegte Zeitspanne (tmin), in der die Zeilenleitung (WLk) mindestens zu aktivieren ist, seit der Aktivierung verstrichen ist. Ein Vorladevorgang der aktivierten Zeilenleitung (WLk) wird dadurch in selbstjustierende Weise gesteuert.