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公开(公告)号：JP2015526907A
公开(公告)日：2015-09-10
申请号：JP2015528492
申请日：2013-07-29
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
IPC: H01L21/336 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC classification number: H01L27/11521 , H01L21/26586 , H01L21/28273 , H01L29/42328 , H01L29/66825 , H01L29/7881
Abstract: メモリセルを形成する方法は、基板上に導電性の浮遊ゲートを形成する工程と、浮遊ゲート上に導電性の制御ゲートを形成する工程と、浮遊ゲートの片側に横方向に寄った導電性の消去ゲートを形成する工程と、浮遊ゲートの片側の反対側に横方向に寄った導電性の選択ゲートを形成する工程と、を含む。浮遊ゲート及び選択ゲートの形成後に、この方法は、基板の表面に対して90度未満かつ0度超の所定の角度でドーパントを注ぎ込む注入プロセスを用いて選択ゲートの下のチャネル領域の部分にドーパントを注入する工程を含む。
Abstract translation: 形成存储器单元的方法，包括：形成所述导电性基材的浮置栅极，以及在浮置栅极形成导电性的控制栅的步骤中，导电性更接近于横向一侧浮栅的 以及形成的擦除栅极和形成导电选择栅极更靠近横向方向上的浮置栅极的一侧的对面，一个。 浮置栅极的形成和选择栅极，所述方法之后，使用的注入工艺以预定的角度浇注掺杂剂小于90度和0度在沟道区域下的选择栅极的部分中的掺杂剂比相对于所述基板的表面 包括植入步骤。
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公开(公告)号：JP2014533397A
公开(公告)日：2014-12-11
申请号：JP2014539964
申请日：2012-10-10
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： ヒュー ヴァン トラン , ヒュー ヴァン トラン , アイン リ , アイン リ , トゥアン ヴー , トゥアン ヴー , フン クオック グエン , フン クオック グエン
IPC: G05F3/30 , H01L21/822 , H01L27/04
CPC classification number: G05F3/30
Abstract: バンドギャップ電圧を発生するためのバンドギャップ電圧発生回路は、2つの入力及び1つの出力を有するオペアンプを有する。電流ミラー回路は、少なくとも2つの並列電流路を有する。電流路の各々は、オペアンプからの出力によって制御される。電流路の一方は、オペアンプへの2つの入力のうちの1つに結合される。抵抗分圧回路が、他方の電流路に接続される。抵抗分圧回路は、回路のバンドギャプ電圧を与える。【選択図】図5
Abstract translation: 带隙电压产生电路，用于产生一个带隙电压，具有两个输入和一个输出的运算放大器。 电流镜电路具有至少两个平行的电流路径。 每个电流路径由来自运算放大器的输出来控制。 一个电流路径耦合到的两个输入到运算放大器之一。 电阻分压器被连接到其他电流路径。 电阻分压器提供一个带隙电压电路。 点域5
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公开(公告)号：JP2017532782A
公开(公告)日：2017-11-02
申请号：JP2017515185
申请日：2015-08-03
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： チエン−シェン ス , チエン−シェン ス , ヒュー ヴァン トラン , ヒュー ヴァン トラン , マンダナ タダヨニ , マンダナ タダヨニ , ニャン ドー , ニャン ドー , ジェン−ウェイ ヤン , ジェン−ウェイ ヤン
IPC: H01L27/11543 , H01L21/336 , H01L27/11521 , H01L27/11526 , H01L29/788 , H01L29/792
CPC classification number: H01L27/11531 , H01L21/28273 , H01L21/30604 , H01L21/76224 , H01L21/7624 , H01L27/11521 , H01L27/11534 , H01L27/1207 , H01L29/0649 , H01L29/42328 , H01L29/66825
Abstract: 半導体デバイスを形成する方法は、シリコンの基板、シリコン上の第1の絶縁層、及び第1の絶縁層上のシリコン層から始まる。シリコン層及び絶縁層は、第2の基板区域のみから除去される。第2の絶縁層は、基板の第1の区域内のシリコン層の上、及び第2の基板区域内のシリコンの上に形成される。それぞれが全ての層を通ってシリコンへと延在する第1の複数のトレンチは、第1の基板区域内に形成される。それぞれが第2の絶縁層を通ってシリコンへと延在する第2の複数のトレンチは、第2の基板区域内に形成される。絶縁材は、第1及び第2のトレンチ内に形成される。ロジックデバイスは、第1の基板区域内に形成され、メモリセルは、第2の基板区域内に形成される。
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公开(公告)号：JP2017527940A
公开(公告)日：2017-09-21
申请号：JP2017503143
申请日：2015-06-10
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： シャオチョウ チャン , シャオチョウ チャン , ヤオ ヂョウ , ヤオ ヂョウ , ビン シェン , ビン シェン , ジャシュ ペン , ジャシュ ペン , ヤオホワ ヂュー , ヤオホワ ヂュー
CPC classification number: G11C16/24 , G11C5/145 , G11C5/147 , G11C7/04 , G11C7/1048 , G11C7/12 , G11C16/26 , G11C16/28 , G11C16/30 , G11C16/3418 , G11C29/021 , G11C29/028 , G11C29/28 , G11C2029/1204
Abstract: 高速フラッシュメモリシステムで使用するためのビット線レギュレータを開示する。このビット線レギュレータは、ビット線のバイアス電圧を基準電圧と比較することによって生成される一連のトリムビットに応答する。
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公开(公告)号：JP2017524260A
公开(公告)日：2017-08-24
申请号：JP2017506772
申请日：2015-07-13
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： ジェン−ウェイ ヤン , ジェン−ウェイ ヤン , マン−タン ウ , マン−タン ウ , チュン−ミン チェン , チュン−ミン チェン , チエン−シェン ス , チエン−シェン ス , ニャン ドー , ニャン ドー
IPC: H01L29/788 , H01L21/336 , H01L27/11524 , H01L29/792
CPC classification number: H01L27/11521 , H01L29/42328 , H01L29/7881
Abstract: 不揮発性メモリセルは、第1の導電型の半導体基板、並びに第2の導電型の基板内の第1及び第2の離間した領域を含み、離間した領域の間にチャネル領域を有する。浮遊ゲートは、チャネル領域の第1の部分の垂直上方に配設される第1の部分と、第1の領域の垂直上方に配設される第2の部分と、を有する。浮遊ゲートは、1つ以上の鋭角縁部で終端する傾斜した上面を含む。消去ゲートは、消去ゲートに面する1つ以上の鋭角縁部を有する浮遊ゲートの垂直上方に配設される。制御ゲートは、浮遊ゲートの横方向に隣接し、かつ第1の領域の垂直上方に配設される、第1の部分を有する。選択ゲートは、チャネル領域の第2の部分の垂直上方に、かつ浮遊ゲートの横方向に隣接して配設される、第1の部分を有する。
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Patent Agency Ranking
公开(公告)号：JP2017522686A
公开(公告)日：2017-08-10
申请号：JP2017503134
申请日：2015-06-11
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： ジンホ キム , ジンホ キム , ニャン ドゥ , ニャン ドゥ , ユリ トカチョフ , ユリ トカチョフ , カイ マン ユエ , カイ マン ユエ , シャオチョウ チャン , シャオチョウ チャン , ニン バイ , ニン バイ
CPC classification number: G11C16/14 , G11C16/0425 , G11C16/12 , G11C16/16 , G11C29/021 , G11C29/028
Abstract: スプリットゲートフラッシュメモリのセクタの一部分の消去を禁止するが、そのセクタの残り部分は消去可能なままである、システム及び方法を開示する。禁止することは、消去を禁止するセクタの部分に1つ以上のバイアス電圧を印加する制御論理によって制御される。
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公开(公告)号：JP2017509162A
公开(公告)日：2017-03-30
申请号：JP2016566599
申请日：2014-12-15
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
IPC: H01L21/336 , G11C16/02 , H01L27/115 , H01L29/788 , H01L29/792
CPC classification number: G11C16/14 , G11C5/063 , G11C16/0408 , G11C16/0425 , G11C16/16 , H01L27/11519 , H01L27/11521
Abstract: 等しい絶縁破壊電圧を有するソース及びドレイン領域、並びにチャネル領域の上に存在する浮遊及び制御ゲートをそれぞれに備える、行及び列に配置されたメモリセル。メモリセル行は、そのクラスタ内でだけ全てのソース領域を連結しているソース線をそれぞれに備えるクラスタ内に配置される。ワード線はそれぞれ、メモリセル行の全ての制御ゲートを連結する。ビット線はそれぞれ、メモリセル列の全てのドレイン領域を連結する。ソース線相互連結部はそれぞれ、クラスタ列の全てのソース線を連結する。1つのクラスタは、そのクラスタのワード線への正電圧及び他のワード線への接地電位、そのクラスタのソース線相互連結部への接地電位及び他のソース線相互連結部への正電圧、並びにそのクラスタのビット線への接地電位及び他のビット線への正電圧を印加することにより、消去される。
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公开(公告)号：JP2017505542A
公开(公告)日：2017-02-16
申请号：JP2016548019
申请日：2014-12-16
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： ジェン−ウェイ ヤン , ジェン−ウェイ ヤン , チェン−シェン スー , チェン−シェン スー
IPC: H01L21/76 , H01L21/3065
CPC classification number: H01L21/76224 , H01L21/3086 , H01L21/3088
Abstract: ダブルパターン形成プロセスを使用して、半導体基板内に活性区域及び隔離領域を形成する方法。本方法は、基板表面上に第1の材料を形成することと、第1の材料上に第2の材料を形成することと、第2の材料中に複数の第1のトレンチであって、互いに平行である、複数の第1のトレンチを形成することと、第2の材料中に第2のトレンチであって、基板の中心領域で複数の第1のトレンチと垂直であり、それらを横断する、第2のトレンチを形成することと、第1及び第2のトレンチに第3の材料を充填することと、第2の材料を除去して、互いに平行であり、基板の中心領域を通して延出しない第3のトレンチを第3の材料内に形成することと、第3のトレンチを、第1の材料を通して基板内に延出させることと、を含む。
Abstract translation: 使用双图案化工艺，在半导体衬底中形成有源区和隔离区的方法。 该方法包括：在衬底表面上形成第一材料，以及在所述第一材料上形成第二材料，多个第一沟槽的第二材料， 是相互平行的，并形成多个第一沟槽，第二沟槽的第二材料，是垂直于所述衬底的中心区域中的多个第一沟槽，其中交叉 到，和形成第二沟槽，和填充所述第三材料的第一和第二沟槽，以及移除所述第二材料，它们是彼此平行的，通过在衬底的中心区域延伸的 包括形成其不出现的第三材料中，第三沟槽，并通过第一材料延伸到所述衬底中的第三沟槽。
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公开(公告)号：JP2016514446A
公开(公告)日：2016-05-19
申请号：JP2015560181
申请日：2014-01-14
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： ヒュー ヴァン トラン , ヒュー ヴァン トラン , アィン リー , アィン リー , トゥアン ヴー , トゥアン ヴー , フン クオック グエン , フン クオック グエン
Abstract: メモリ装置で使用するためのハイブリッドチャージポンプ及び制御回路が開示される。
Abstract translation: 混合型电荷泵和用于在存储器装置中使用的控制电路被公开。
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公开(公告)号：JP2016513852A
公开(公告)日：2016-05-16
申请号：JP2015561887
申请日：2013-03-15
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： シャオ ヤン ピ , シャオ ヤン ピ , シャオチョウ チャン , シャオチョウ チャン , カイ マン ユエ , カイ マン ユエ , ヤオ チョウ , ヤオ チョウ , ヤオファ シュ , ヤオファ シュ
CPC classification number: G11C16/28 , G11C7/062 , G11C7/12 , G11C7/14 , G11C16/08 , G11C16/24 , G11C29/025 , G11C2029/1204 , G11C2029/5006
Abstract: 未使用メモリアレイの中のビットラインを利用して別のメモリアレイの中の選択されたセルと比較するために基準値を供給する改良型センシング回路が開示される。およそ許容可能な閾値である漏れ電流を伴うビットラインを識別する自己診断を実行することができる回路も開示される。
Abstract translation: 用于与在使用未使用存储器阵列中的位线不同的存储器阵列中的选定单元的比较提供基准值提高感测电路被公开。 能够执行自我识别的电路约可接受的阈值与所述漏电流的位线也被公开。
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