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    半導体装置
    1.
    发明专利
    半導体装置 审中-公开

    公开(公告)号：JP2021197538A

    公开(公告)日：2021-12-27

    申请号：JP2020105578

    申请日：2020-06-18

    申请人： ローム株式会社

    发明人： 濁池 康次

    IPC分类号： H01L27/11519 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11526 ,  H01L27/11521

    摘要： 【課題】小面積化された半導体装置を提供する。 【解決手段】半導体装置において、メモリアレイ4は、フローティングゲート17を有するp−MOS12と、p−MOS12に接続され、p−MOS12と出力ノード14を共有するn−MOS13とを含み、一対のp−MOS12とn−MOS13とが1ビットのセル単位を形成している。また、半導体装置は、メモリアレイ4の複数のセル単位7に関連する周辺回路を含み、セル単位7および周辺回路の総面積に対する周辺回路の面積が、10%〜60%である。 【選択図】図3

    半導体記憶装置及び電子機器
    2.
    发明专利
    半導体記憶装置及び電子機器 审中-公开

    公开(公告)号：JP2021193698A

    公开(公告)日：2021-12-23

    申请号：JP2020099179

    申请日：2020-06-08

    申请人： セイコーエプソン株式会社

    发明人： 中西 裕孝 ,  赤石 進

    IPC分类号： G11C16/04 ,  H01L27/11526 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L29/786 ,  H01L27/11524

    摘要： 【課題】ライトディスターブを防ぐことができる半導体記憶装置を提供する。 【解決手段】支持層、支持層上の絶縁層及び絶縁層上の半導体層を有する積層基板に形成される複数のメモリーセルを備える半導体記憶装置は、複数のメモリーセルのそれぞれは、浮遊ゲートトランジスター及び選択トランジスターを有し、浮遊ゲートトランジスターは、第1ソース領域と、第1ドレイン領域と、第1ボディー領域と、第1ボディーコンタクト領域と、浮遊ゲート絶縁膜と、浮遊ゲート電極とを有し、選択トランジスターは、第2ソース領域と、第2ドレイン領域と、第2ボディー領域と、第1ボディーコンタクト領域から絶縁される第2導電型の第2ボディーコンタクト領域と、選択ゲート絶縁膜と、選択ゲート電極とを有する。 【選択図】図1

    集積回路装置及び集積回路装置の製造方法
    3.
    发明专利
    集積回路装置及び集積回路装置の製造方法 审中-公开

    公开(公告)号：JP2021192396A

    公开(公告)日：2021-12-16

    申请号：JP2018172830

    申请日：2018-09-14

    申请人： キオクシア株式会社

    发明人： 位田 友哉

    IPC分类号： H01L27/11582 ,  H01L27/11556 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11526 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/78 ,  H01L27/11573

    摘要： 【課題】動作速度の向上を図ることができる集積回路装置を提供することである。 【解決手段】実施形態の集積回路装置は、基板と、第1トランジスタと、絶縁層と、第1コンタクトと、第2コンタクトと、第1単結晶部とをもつ。前記第1トランジスタは、第1ゲート電極と、前記基板に設けられた第1ソース領域及び第1ドレイン領域とを有する。前記第1コンタクトは、前記第1ゲート電極に面する。前記第2コンタクトは、前記第1ソース領域と前記第1ドレイン領域とのうち一方である第1領域に面する。前記第1単結晶部は、前記第1領域上に設けられて前記第1領域の表面に対する凸部を形成し、前記第1領域と前記第2コンタクトとの間に位置する。 【選択図】図1

    半導体装置
    4.
    发明专利
    半導体装置 审中-公开

    公开(公告)号：JP2021150574A

    公开(公告)日：2021-09-27

    申请号：JP2020051025

    申请日：2020-03-23

    申请人： キオクシア株式会社

    发明人： 柴田 潤一

    IPC分类号： H01L27/11582 ,  H01L27/11556 ,  H01L27/11526 ,  H01L27/11573 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L23/532 ,  H01L27/00 ,  H01L21/02 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18 ,  H01L21/301 ,  H01L27/115

    摘要： 【課題】ダイシングに起因する不良が低減する半導体装置を提供する。 【解決手段】実施形態の半導体装置は、第1の素子領域と、第1の素子領域を囲む第1の周辺領域と、第1の素子領域と第1の周辺領域に設けられ、第1の周辺領域に第1の凹部を含む第1の絶縁体領域と、第1の素子領域に設けられた第1の金属層と、第1の周辺領域の第1の絶縁体領域の中に設けられ、第1の素子領域を囲む環状の第1の導電体と、を含む第1の基板と、第2の素子領域と、第2の素子領域を囲む第2の周辺領域と、第2の素子領域と第2の周辺領域に設けられ、第2の周辺領域に第1の凹部と対向する第2の凹部を含み、第1の絶縁体領域に接する第2の絶縁体領域と、第2の素子領域に設けられ、第1の金属層に接する第2の金属層と、第2の周辺領域の第2の絶縁体領域の中に設けられ、第2の素子領域を囲む環状の第2の導電体と、を含む第2の基板と、を備える。 【選択図】図1

    半導体記憶装置及びその製造方法
    10.
    发明专利
    半導体記憶装置及びその製造方法 审中-公开

    公开(公告)号：JP2021040064A

    公开(公告)日：2021-03-11

    申请号：JP2019160949

    申请日：2019-09-04

    申请人： キオクシア株式会社

    发明人： 太田 健介 ,  齋藤 真澄 ,  佐久間 究

    IPC分类号： H01L27/11556 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11573 ,  H01L27/11526 ,  H01L27/11582

    摘要： 【課題】微細化の容易な半導体記憶装置及びその製造方法を提供する。 【解決手段】半導体記憶装置においてメモリ構造100は、基板Sと、基板と交差する第1方向に配置され第1方向と交差する第2方向にそれぞれ延びる複数の導電層110a〜110cと、第1方向に延び複数の導電層と対向する第1半導体層と、第1半導体層と複数の導電層との間に設けられ、第1半導体層及び複数の導電層の一部と共にメモリセルを構成するメモリ部MRと、メモリセルを駆動する駆動回路DRとを備える。複数の導電層は、複数のメモリセルが配置される第1領域と、第1領域よりも第2方向の端部に設けられた第2領域と、第1領域及び第2領域とは異なる第3領域とにわたって形成され、且つ、第3領域に位置する部分が、第1領域及び第2領域に位置する部分から絶縁分離されている。 【選択図】図4