公开(公告)号：JP2021529439A

公开(公告)日：2021-10-28

申请号：JP2021500084

申请日：2019-06-04

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

Inventor： ジョルバ、セルゲイ ,  デコベルト、キャサリン ,  ゾウ、フェン ,  キム、ジンホ ,  リウ、シアン ,  ドー、ナン

IPC: H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11524

Abstract: メモリデバイスは、半導体基板上面に、複数の上向きに延在するフィンを含む。メモリセルは、それらのフィンのうちの第1のフィンに形成され、第1のフィンの離間されたソース領域及びドレイン領域を含み、チャネル領域は、ソース領域とドレイン領域との間を、第1のフィンの頂面及び対向する側面に沿って延在する。浮遊ゲートは、チャネル領域の第1の部分に沿って延在する。選択ゲートは、チャネル領域の第2の部分に沿って延在する。制御ゲートは、浮遊ゲートに沿って延在する。消去ゲートは、ソース領域に沿って延在する。フィンのうちの第2のフィンは、第1の方向に延在する長さを有し、その第1の方向は、第1のフィンの長さが延在する第2の方向に対して垂直である。ソース領域は、第1のフィンと第2のフィンとの交点において、第1のフィンに形成される。 【選択図】図2

公开(公告)号：JP2021524121A

公开(公告)日：2021-09-09

申请号：JP2020564112

申请日：2019-04-16

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

Inventor： リャン、スアン ,  ヤン、ジェン−ウェイ ,  ウー、マン−タン ,  ドー、ナン ,  トラン、ヒュー バン

IPC: G11C16/04 ,  G11C16/14 ,  G11C16/26 ,  H01L27/11521 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  G11C16/16

Abstract: 行及び列にメモリセルを有するメモリデバイスであって、メモリセルの行について制御ゲートを一体に接続する複数のワード線と、メモリセルの列についてドレイン領域を電気的に一体に接続する複数のビット線と、メモリセルの行の1つにあり、かつメモリセルの第1の複数の列内にあるソース領域をそれぞれ電気的に一体に接続する第1のサブソース線と、メモリセルの行のうちの1つにあり、かつ第2の複数のメモリセルの列内にあるソース領域をそれぞれ電気的に一体に接続する複数の第2のサブソース線と、第1のソース線及び第2のソース線と、第1のサブソース線の1つと第1のソース線との間にそれぞれ接続された第1の選択トランジスタと、第2のサブソース線の1つと第2のソース線との間にそれぞれ接続された第2の選択トランジスタと、第1の選択トランジスタのうちの1つのゲート及び第2の選択トランジスタのうちの1つのゲートにそれぞれ接続された選択トランジスタ線とを備えるメモリデバイス。 【選択図】図4

公开(公告)号：JP2021523566A

公开(公告)日：2021-09-02

申请号：JP2020562590

申请日：2019-04-09

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

Inventor： ドー、ナン ,  ス、チェン−シェン ,  ヤン、ジェン−ウェイ

IPC: H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L29/78 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/11521

Abstract: メモリデバイスは、離間したソース領域及びドレイン領域を有する半導体基板であって、基板のチャネル領域はこれらの間に延在する、半導体基板と、チャネル領域の第1の部分の上方に配設され、第1の厚さを有する絶縁材料によってそれから絶縁されるポリシリコンの浮遊ゲートであって、鋭角縁部で終端する傾斜上面を有する、ポリシリコンの浮遊ゲートと、チャネル領域の第2の部分の上方に配設され、第2の厚さを有する絶縁材料によってそれから絶縁されるポリシリコンのワード線ゲートと、ソース領域の上方に配設され、第3の厚さを有する絶縁材料によってそれから絶縁されるポリシリコンの消去ゲートであって、浮遊ゲートの鋭角縁部に巻き付き、それから絶縁されるノッチを含む、ポリシリコンの消去ゲートと、を含む。第3の厚さは第1の厚さよりも大きく、第1の厚さは第2の厚さよりも大きい。 【選択図】図17

公开(公告)号：JP2021518627A

公开(公告)日：2021-08-02

申请号：JP2020550668

申请日：2019-01-28

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

Inventor： ティワリ、ビピン ,  トラン、ヒュー バン ,  ドー、ナン ,  レイテン、マーク

IPC: G11C16/04 ,  G11C16/24 ,  G11C16/08

Abstract: メモリデバイスは、メモリセルの行及び列と、メモリセル行にそれぞれ接続されたワード線と、メモリセル列にそれぞれ接続されたビット線と、ワード線に接続されたワード線ドライバ、ビット線に接続されたビット線ドライバと、1つのメモリセル行をワード線ドライバに選択的に接続するために、ワード線のうちの1つにそれぞれ配設されたワード線スイッチと、1つのメモリセル列をビット線ドライバに選択的に接続するために、ビット線のうちの1つにそれぞれ配設されたビット線スイッチと、を含む。コントローラは、第1の時点で、メモリセルの行のうちのいくつかのみをワード線ドライバに接続するように、ワード線スイッチを制御し、第2の時点で、メモリセルの列のうちのいくつかのみをビット線ドライバに接続するように、ビット線スイッチを制御する。 【選択図】図4

公开(公告)号：JP2021509753A

公开(公告)日：2021-04-01

申请号：JP2020537157

申请日：2018-12-11

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

Inventor： ティワリ、ビピン ,  トラン、ヒュー バン ,  ドー、ナン

IPC: G11C16/26 ,  G11C11/56

Abstract: メモリデバイスは、読み出し動作中に出力電流を生み出すように各々が構成されたメモリセルを含む。回路は、メモリセルの各々に関して、メモリセルの出力電流に基づいて読み出し値を生成するように構成されている。回路は、メモリセルの各々に関して、乗数によってメモリセルの読み出し値を乗算して、乗算された読み出し値を生成するように構成され、メモリセルの各々の乗数は、メモリセルのうちの任意の他の乗数とは異なる。回路は、乗算された読み出し値を合計するように構成される。読み出し値は、電流、電圧、又は数値であり得る。あるいは、乗数の代わりに、加算された定数値を使用することができる。乗数又は定数を適用して、個々のセルから電流を読み取るか、又はビット線全体の電流を読み取ることができる。 【選択図】図4

公开(公告)号：JP2021506113A

公开(公告)日：2021-02-18

申请号：JP2020530487

申请日：2018-11-09

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

Inventor： ヤン、ジェン−ウェイ ,  ウー、マン−タン ,  チェン、チュン−ミン ,  スー、チエン−シェン ,  ドー、ナン

IPC: H01L29/788 ,  H01L29/792 ,  H01L27/11524 ,  H01L27/11546 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/11531 ,  H01L21/336

Abstract: メモリデバイスは、同じ半導体基板に形成された、メモリセル、論理デバイス、及び高電圧デバイスを含む。メモリセル及び高電圧デバイスの下の基板の上面の部分は、論理デバイスの下の基板の上面部分に対して凹部加工されている。メモリセルは、基板のチャネル領域の第1の部分の上方に配設されたポリシリコン浮遊ゲートと、チャネル領域の第2の部分の上方に配設されたポリシリコンワード線ゲートと、基板のソース領域の上方に配設されたポリシリコン消去ゲートと、浮遊ゲートの上方に配設され、高K誘電体を含む複合絶縁層によって浮遊ゲートから絶縁された金属制御ゲートと、を含む。論理デバイスは、基板の上方に配設された金属ゲートを含む。高電圧デバイスは、基板の上方に配設されたポリシリコンゲートを含む。 【選択図】図25

公开(公告)号：JP6830947B2

公开(公告)日：2021-02-17

申请号：JP2018500729

申请日：2016-06-17

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

Inventor： ヤン ジェン−ウェイ ,  ウ マン−タン ,  チェン チュン−ミン ,  タダヨニ マンダナ ,  ス チエン−シェン ,  ドー ニャン

IPC: H01L29/788 ,  H01L29/792 ,  H01L27/11521 ,  H01L27/11524 ,  H01L21/336

公开(公告)号：JP2020532040A

公开(公告)日：2020-11-05

申请号：JP2020511198

申请日：2018-07-09

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

Inventor： トラン、ヒュー バン ,  リ、アン ,  ブー、サン ,  ホン、スタンレー

IPC: G11C7/06 ,  G11C16/28

Abstract: フラッシュメモリセル内のデータを読み出すための改善された感知増幅器回路の多数の実施形態が開示される。実施形態はそれぞれ、データブロックからの電流又は電圧測定値を基準ブロックと比較して、データブロック内の選択メモリセルに記憶された値を決定する。1つ以上のローカライズされたブースト回路の使用により、実施形態は、先行技術の感知増幅器回路より低い動作電圧の利用が可能になり、電力消費の低減をもたらす。 【選択図】図1

公开(公告)号：JP6759235B2

公开(公告)日：2020-09-23

申请号：JP2017550880

申请日：2016-02-23

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

Inventor： トラン ヒュー ヴァン ,  リー アン ,  ヴー トゥアン ,  グエン フン クオック

IPC: G11C16/04 ,  G11C16/34 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  G11C16/24

公开(公告)号：JP6728401B2

公开(公告)日：2020-07-22

申请号：JP2018560678

申请日：2017-05-14

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

Inventor： トラン ヒュー ヴァン ,  リー アン ,  ヴー トゥアン

IPC: G11C16/10 ,  G11C16/30 ,  G11C5/14 ,  G11C16/08