公开(公告)号：JP6830947B2

公开(公告)日：2021-02-17

申请号：JP2018500729

申请日：2016-06-17

申请人： シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

发明人： ヤン ジェン−ウェイ ,  ウ マン−タン ,  チェン チュン−ミン ,  タダヨニ マンダナ ,  ス チエン−シェン ,  ドー ニャン

IPC分类号： H01L29/788 ,  H01L29/792 ,  H01L27/11521 ,  H01L27/11524 ,  H01L21/336

公开(公告)号：JP6470419B2

公开(公告)日：2019-02-13

申请号：JP2017538691

申请日：2016-01-19

申请人： シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

发明人： ウ マン−タン ,  ヤン ジェン−ウェイ ,  ス チエン−シェン ,  チェン チュン−ミン ,  ド ニャン

IPC分类号： H01L21/8234 ,  H01L27/088 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11546 ,  H01L27/11536

公开(公告)号：JP6407488B1

公开(公告)日：2018-10-17

申请号：JP2018516062

申请日：2016-08-02

申请人： シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

发明人： ジョウ フェン ,  リウ シャン ,  ヤン ジェン−ウェイ ,  スー チエン−シェン ,  ドー ニャン

IPC分类号： H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11524

CPC分类号： H01L27/11521 ,  H01L21/28273 ,  H01L21/8238 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/4916 ,  H01L29/66825 ,  H01L29/7881 ,  H01L29/7883

摘要： メモリセル対を形成する方法であって、半導体基板の上方に、かつそれから絶縁されたポリシリコン層を形成することと、ポリシリコン層の上方に、かつそれから絶縁された導電性制御ゲート対を形成することと、制御ゲートの内側及び外側表面に沿って延在する第1及び第2の絶縁層を形成することと、制御ゲートの外側表面に隣接するポリシリコン層の一部分を除去することと、HKMG層を構造上に形成して、その一部分を制御ゲート間から除去することと、制御ゲートの内側表面に隣接するポリシリコン層の一部分を除去することと、制御ゲートの内側表面に隣接するソース領域を基板内に形成することと、ソース領域の上方に、かつそれから絶縁された導電性消去ゲートを形成することと、導電性ワードラインゲートを制御ゲートに横方向に隣接して形成することと、ワードラインゲートに隣接するドレイン領域を基板内に形成すること、を含む、方法。 【選択図】図3R

公开(公告)号：JP6732901B2

公开(公告)日：2020-07-29

申请号：JP2018520125

申请日：2016-10-14

申请人： シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

发明人： チェン チュン−ミン ,  ウ マン−タン ,  ヤン ジェン−ウェイ ,  ス チエン−シェン ,  ドー ニャン

IPC分类号： H01L29/788 ,  H01L29/792 ,  H01L27/11521 ,  H01L27/11536 ,  H01L27/11546 ,  H01L21/336

公开(公告)号：JP2019525482A

公开(公告)日：2019-09-05

申请号：JP2019506619

申请日：2017-05-18

申请人： シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

发明人： スー チエン−シェン ,  ヤン ジェン−ウェイ ,  ウー マン−タン ,  チェン チュン−ミン ,  トラン ヒュー ヴァン ,  ドー ニャン

IPC分类号： H01L29/788 ,  H01L29/792 ,  H01L27/11534 ,  H01L27/11536 ,  H01L27/11539 ,  H01L27/11543 ,  H01L27/11521 ,  H01L21/336

摘要： メモリデバイスを形成する方法は、半導体基板上に第1の絶縁層を形成することと、第1の絶縁層上に導電材料層を形成することと、導電材料層上に絶縁ブロックを形成することと、絶縁ブロックの側面に沿って、かつ導電材料層上に絶縁スペーサを形成することと、導電性材料層にエッチングして、絶縁ブロック及び絶縁スペーサの直下に配置された導電性材料のブロックを形成することと、絶縁スペーサを除去することと、導電性材料のブロックの露出させた上縁部を取り囲む第1の部分、及び基板を覆って第1の絶縁層の第1の部分上に配置された第2の部分を有する、第2の絶縁層を形成することと、第2の絶縁層によって導電性材料のブロックから絶縁され、かつ第1及び第2の絶縁層によって基板から絶縁された、導電性ブロックを形成することと、を含む。

公开(公告)号：JP6503471B2

公开(公告)日：2019-04-17

申请号：JP2017546127

申请日：2016-03-02

申请人： シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

发明人： チェン チュン−ミン ,  ヤン ジェン−ウェイ ,  スー チェン−シェン ,  ウー マン−タン ,  ドー ニャン

IPC分类号： H01L27/11524 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11531

公开(公告)号：JP2018537866A

公开(公告)日：2018-12-20

申请号：JP2018542670

申请日：2016-10-14

申请人： シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

发明人： ジョウ フェン ,  リウ シャン ,  ヤン ジェン−ウェイ ,  ドー ニャン

IPC分类号： H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L21/316 ,  H01L27/11521

摘要： 不揮発性メモリセルは、シリコン基板と、シリコン基板に形成されたソース領域及びドレイン領域(基板のチャネル領域がソース領域とドレイン領域との間に画定されている)と、チャネル領域の第1の部分の上に配設されてそこから絶縁された金属浮遊ゲートと、金属浮遊ゲートの上に配設されてそこから絶縁された金属制御ゲートと、ソース領域の上に配設されてそこから絶縁されたポリシリコン消去ゲートと、チャネル領域の第2の部分の上に配設されてそこから絶縁されたポリシリコンワード線ゲートと、を含む。

公开(公告)号：JP2018533208A

公开(公告)日：2018-11-08

申请号：JP2018516062

申请日：2016-08-02

申请人： シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

发明人： ジョウ フェン ,  リウ シャン ,  ヤン ジェン−ウェイ ,  スー チエン−シェン ,  ドー ニャン

IPC分类号： H01L29/788 ,  H01L29/792 ,  H01L27/11524 ,  H01L21/336

CPC分类号： H01L27/11521 ,  H01L21/28273 ,  H01L21/8238 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/4916 ,  H01L29/66825 ,  H01L29/7881 ,  H01L29/7883

摘要： メモリセル対を形成する方法であって、半導体基板の上方に、かつそれから絶縁されたポリシリコン層を形成することと、ポリシリコン層の上方に、かつそれから絶縁された導電性制御ゲート対を形成することと、制御ゲートの内側及び外側表面に沿って延在する第1及び第2の絶縁層を形成することと、制御ゲートの外側表面に隣接するポリシリコン層の一部分を除去することと、HKMG層を構造上に形成して、その一部分を制御ゲート間から除去することと、制御ゲートの内側表面に隣接するポリシリコン層の一部分を除去することと、制御ゲートの内側表面に隣接するソース領域を基板内に形成することと、ソース領域の上方に、かつそれから絶縁された導電性消去ゲートを形成することと、導電性ワードラインゲートを制御ゲートに横方向に隣接して形成することと、ワードラインゲートに隣接するドレイン領域を基板内に形成すること、を含む、方法。 【選択図】図3R

公开(公告)号：JP2018521512A

公开(公告)日：2018-08-02

申请号：JP2018502650

申请日：2016-06-14

申请人： シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

发明人： ス チエン−シェン ,  ヤン ジェン−ウェイ ,  チョウ フェン

IPC分类号： H01L29/788 ,  H01L29/792 ,  H01L27/11546 ,  H01L27/11524 ,  H01L21/336

CPC分类号： H01L27/11531 ,  H01L27/11521 ,  H01L27/11524 ,  H01L29/42328 ,  H01L29/66484 ,  H01L29/66825 ,  H01L29/7881

摘要： HKMG論理ゲートを有する論理デバイス及び高電圧デバイスと同じチップ上に分割ゲート不揮発性メモリセルを形成する方法。本方法は、ソース領域及びドレイン領域、浮遊ゲート、制御ゲート、並びに消去ゲート及びワード線ゲートのポリ層をチップのメモリエリア内に形成することを含む。保護絶縁層がメモリエリアの上方に形成され、HKMG層及びポリ層がチップ上に形成され、メモリエリアから除去され、チップの論理エリア内でパターン形成されて、様々な量の下部絶縁を有する論理ゲートを形成する。

公开(公告)号：JP6343721B2

公开(公告)日：2018-06-13

申请号：JP2017538649

申请日：2016-01-21

申请人： シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

发明人： ヤン ジェン−ウェイ ,  チェン チュン−ミン ,  ウ マン−タン ,  チョウ フェン ,  リウ シャン ,  ス チエン−シェン ,  ドー ニャン

IPC分类号： H01L27/11546 ,  H01L27/11526 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11529 ,  H01L27/11531

CPC分类号： H01L27/11524 ,  H01L21/28273 ,  H01L21/30604 ,  H01L27/11536 ,  H01L29/42328 ,  H01L29/66545 ,  H01L29/66825 ,  H01L29/7881