公开(公告)号：JP2016508669A

公开(公告)日：2016-03-22

申请号：JP2015555180

申请日：2014-01-09

Applicant: インテル・コーポレーション

Inventor： ピラリセティ、ラヴィ ,  ラシュマディ、ウィリー ,  エイチ． レー、ヴァン ,  エイチ． レー、ヴァン ,  フーン スン、セゥン ,  フーン スン、セゥン ,  エス． カチアン、ジェシカ ,  エス． カチアン、ジェシカ ,  ティー． カヴァリエロス、ジャック ,  ティー． カヴァリエロス、ジャック ,  ウイ テン、ハン ,  ウイ テン、ハン ,  ドゥウェイ、ギルバート ,  ラドサヴルジェヴィック、マルコ ,  チュ−クン、ベンジャミン ,  ムケルジェー、ニロイ

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/786

CPC classification number: H01L29/78609 ,  H01L29/0653 ,  H01L29/0673 ,  H01L29/0676 ,  H01L29/165 ,  H01L29/205 ,  H01L29/42392 ,  H01L29/66742 ,  H01L29/785 ,  H01L29/78606 ,  H01L29/78618 ,  H01L29/78681 ,  H01L29/78684 ,  H01L29/78696

Abstract: ゲルマニウム活性層またはIII−V族活性層を有する深いゲートオールアラウンド半導体デバイスが記載される。例えば、非平面型半導体デバイスは、基板の上方に配置されたヘテロ構造を含む。ヘテロ構造は、異なる組成の上層と下層との間にヘテロ接合を含む。活性層は、ヘテロ構造の上方に配置され、ヘテロ構造の上層および下層とは異なる組成を有する。ゲート電極スタックは、活性層のチャネル領域上に配置されてチャネル領域を完全に包囲するとともに、ヘテロ構造の上層中および少なくとも部分的に下層中のトレンチ中に配置される。ソース・ドレイン領域は、ゲート電極スタックのどちらかの側において活性層中および上層中に配置されるが、下層中には配置されない。

Abstract translation: 具有锗活性层或III-V活性层深栅全能的半导体器件进行说明。 例如，非平面型半导体器件包括在衬底上的结构异质结构。 异质结构包含不同的组合物的上层和下层之间的异质结。 布置在异质结构上方的有源层具有比上部和下部异质结构不同的组成。 所述栅电极叠层被设置在有源层的沟道区，以及完全包围所述沟道区，它被设置在沟槽中的异质结构的上层和至少部分地在下层中。 源和漏区，在较低它们设置在活性层和栅电极叠层的任一侧上的上层不设置。

公开(公告)号：JP2018011070A

公开(公告)日：2018-01-18

申请号：JP2017169678

申请日：2017-09-04

Applicant: インテル・コーポレーション

Inventor： ピラリセティ、ラヴィ ,  ラシュマディ、ウィリー ,  レー、ヴァン エイチ. ,  スン、セゥン フーン ,  カチアン、ジェシカ エス. ,  カヴァリエロス、ジャック ティー. ,  テン、ハン ウイ ,  ドゥウェイ、ギルバート ,  ラドサヴルジェヴィック、マルコ ,  チュ−クン、ベンジャミン ,  ムケルジェー、ニロイ

IPC: H01L29/78 ,  H01L29/786 ,  H01L21/336

CPC classification number: H01L29/78609 ,  H01L29/0653 ,  H01L29/0673 ,  H01L29/0676 ,  H01L29/165 ,  H01L29/205 ,  H01L29/42392 ,  H01L29/66742 ,  H01L29/785 ,  H01L29/78606 ,  H01L29/78618 ,  H01L29/78681 ,  H01L29/78684 ,  H01L29/78696

Abstract: 【課題】ゲルマニウム活性層またはIII−V族活性層を有する深いゲートオールアラウンド半導体デバイスを提供する。 【解決手段】非平面型半導体デバイス100は、基板104の上方に配置されたヘテロ構造を含む。ヘテロ構造は、異なる組成の上層107と下層106との間にヘテロ接合を含む。活性層102は、ヘテロ構造の上方に配置され、ヘテロ構造の上層107および下層106とは異なる組成を有する。ゲート電極スタック116は、活性層102のチャネル領域上に配置されてチャネル領域を完全に包囲するとともに、ヘテロ構造の上層中および少なくとも部分的に下層中のトレンチ中に配置される。ソース・ドレイン領域110および112は、ゲート電極スタック116のどちらかの側において活性層中および上層中に配置されるが、下層中には配置されない。 【選択図】図1

公开(公告)号：JP6555622B2

公开(公告)日：2019-08-07

申请号：JP2017169678

申请日：2017-09-04

Applicant: インテル・コーポレーション

Inventor： ピラリセティ、ラヴィ ,  ラシュマディ、ウィリー ,  レー、ヴァン エイチ. ,  スン、セゥン フーン ,  カチアン、ジェシカ エス. ,  カヴァリエロス、ジャック ティー. ,  テン、ハン ウイ ,  ドゥウェイ、ギルバート ,  ラドサヴルジェヴィック、マルコ ,  チュ−クン、ベンジャミン ,  ムケルジェー、ニロイ

IPC: H01L29/78 ,  H01L29/786 ,  H01L21/336

公开(公告)号：JP6205432B2

公开(公告)日：2017-09-27

申请号：JP2015555180

申请日：2014-01-09

Applicant: インテル・コーポレーション

Inventor： ピラリセティ、ラヴィ ,  ラシュマディ、ウィリー ,  レー、ヴァン エイチ. ,  スン、セゥン フーン ,  カチアン、ジェシカ エス. ,  カヴァリエロス、ジャック ティー. ,  テン、ハン ウイ ,  ドゥウェイ、ギルバート ,  ラドサヴルジェヴィック、マルコ ,  チュ−クン、ベンジャミン ,  ムケルジェー、ニロイ

IPC: H01L29/78 ,  H01L29/786 ,  H01L21/336

CPC classification number: H01L29/78609 ,  H01L29/0653 ,  H01L29/0673 ,  H01L29/0676 ,  H01L29/165 ,  H01L29/205 ,  H01L29/42392 ,  H01L29/66742 ,  H01L29/785 ,  H01L29/78606 ,  H01L29/78618 ,  H01L29/78681 ,  H01L29/78684 ,  H01L29/78696