公开(公告)号：JP2017539073A

公开(公告)日：2017-12-28

申请号：JP2017514622

申请日：2014-10-30

Applicant: インテル・コーポレーション

Inventor： ウイ テン、ハン ,  ウイ テン、ハン ,  ダスグプタ、サンサプタク ,  ラドサブリェビッチ、マルコー ,  フーン スン、セゥン ,  フーン スン、セゥン ,  ケー． ガードナー、サナズ ,  ケー． ガードナー、サナズ ,  エス． チャウ、ロバート ,  エス． チャウ、ロバート

IPC: H01L21/338 ,  H01L21/336 ,  H01L29/423 ,  H01L29/49 ,  H01L29/778 ,  H01L29/78 ,  H01L29/812

CPC classification number: H01L29/7783 ,  H01L21/283 ,  H01L21/3085 ,  H01L29/04 ,  H01L29/045 ,  H01L29/0847 ,  H01L29/2003 ,  H01L29/4236 ,  H01L29/452 ,  H01L29/66462 ,  H01L29/7786

Abstract: 本説明は、窒化ガリウムトランジスタの2D電子ガスと、ソース/ドレイン構造との間に低接触抵抗を有する少なくとも1つのソース/ドレイン構造を含む、窒化ガリウムトランジスタに関する。低接触抵抗は、ソース/ドレイン構造の少なくとも一部分が、2D電子ガスに隣接する単結晶構造であることの結果であり得る。一実施形態において、単結晶構造は、窒化ガリウムトランジスタの電荷誘導層の一部分が核形成サイトとして作用することによって成長させられる。

公开(公告)号：JP2016508669A

公开(公告)日：2016-03-22

申请号：JP2015555180

申请日：2014-01-09

Applicant: インテル・コーポレーション

Inventor： ピラリセティ、ラヴィ ,  ラシュマディ、ウィリー ,  エイチ． レー、ヴァン ,  エイチ． レー、ヴァン ,  フーン スン、セゥン ,  フーン スン、セゥン ,  エス． カチアン、ジェシカ ,  エス． カチアン、ジェシカ ,  ティー． カヴァリエロス、ジャック ,  ティー． カヴァリエロス、ジャック ,  ウイ テン、ハン ,  ウイ テン、ハン ,  ドゥウェイ、ギルバート ,  ラドサヴルジェヴィック、マルコ ,  チュ−クン、ベンジャミン ,  ムケルジェー、ニロイ

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/786

CPC classification number: H01L29/78609 ,  H01L29/0653 ,  H01L29/0673 ,  H01L29/0676 ,  H01L29/165 ,  H01L29/205 ,  H01L29/42392 ,  H01L29/66742 ,  H01L29/785 ,  H01L29/78606 ,  H01L29/78618 ,  H01L29/78681 ,  H01L29/78684 ,  H01L29/78696

Abstract: ゲルマニウム活性層またはIII−V族活性層を有する深いゲートオールアラウンド半導体デバイスが記載される。例えば、非平面型半導体デバイスは、基板の上方に配置されたヘテロ構造を含む。ヘテロ構造は、異なる組成の上層と下層との間にヘテロ接合を含む。活性層は、ヘテロ構造の上方に配置され、ヘテロ構造の上層および下層とは異なる組成を有する。ゲート電極スタックは、活性層のチャネル領域上に配置されてチャネル領域を完全に包囲するとともに、ヘテロ構造の上層中および少なくとも部分的に下層中のトレンチ中に配置される。ソース・ドレイン領域は、ゲート電極スタックのどちらかの側において活性層中および上層中に配置されるが、下層中には配置されない。

Abstract translation: 具有锗活性层或III-V活性层深栅全能的半导体器件进行说明。 例如，非平面型半导体器件包括在衬底上的结构异质结构。 异质结构包含不同的组合物的上层和下层之间的异质结。 布置在异质结构上方的有源层具有比上部和下部异质结构不同的组成。 所述栅电极叠层被设置在有源层的沟道区，以及完全包围所述沟道区，它被设置在沟槽中的异质结构的上层和至少部分地在下层中。 源和漏区，在较低它们设置在活性层和栅电极叠层的任一侧上的上层不设置。

公开(公告)号：JP2017535051A

公开(公告)日：2017-11-24

申请号：JP2017510500

申请日：2014-09-25

Applicant: インテル・コーポレーション

Inventor： ダスグプタ、サンサプタク ,  ウイ テン、ハン ,  ウイ テン、ハン ,  ケイ． ガードナー、サナズ ,  ケイ． ガードナー、サナズ ,  ラドサブリェビッチ、マルコー ,  フーン スン、セゥン ,  フーン スン、セゥン ,  チュ−クング、ベンジャミン ,  エス． チャウ、ロバート ,  エス． チャウ、ロバート

IPC: H01L21/338 ,  H01L21/20 ,  H01L21/205 ,  H01L21/8232 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/088 ,  H01L29/778 ,  H01L29/812

CPC classification number: H01L29/7786 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/02433 ,  H01L21/0254 ,  H01L21/02639 ,  H01L21/0265 ,  H01L29/0657 ,  H01L29/41725 ,  H01L29/66462

Abstract: シリコン基板のメサから横方向に過成長させたIII−Nエピタキシャル島上のIII−N半導体ヘテロ構造が提供される。ICは、シリコンメサから突出するIII−Nエピタキシャル島に配置されているIII−N半導体素子を含んでいてもよく、III−N素子とモノリシックに一体化されたシリコン系MOSFETを更に含んでいてもよい。シリコンメサからの横方向エピタキシャル過成長は、トランジスタ又は他の活性半導体素子を製作することができる、結晶品質が良好なIII−N半導体領域を提供することができる。III−N島の表面が突出していることにより、異なる極性面に複数の素子層を提供することができる。個別のIII−N島間に間隔を設けることにより、III−N半導体素子を含むICに機械的コンプライアンスを提供することができる。シリコンメサをアンダーカットすることにより、III−Nエピタキシャル島を別の基板に転写することができる。