公开(公告)号：JP2019526926A

公开(公告)日：2019-09-19

申请号：JP2019502593

申请日：2017-08-25

Applicant: インテル・コーポレーション

Inventor： ブロック、ブルース ,  ラオ、バルリ アール. ,  メハンドル、リシャブ ,  インガリー、ダグ ,  ジュン、キミン ,  オブライエン、ケビン ,  モロー、パトリック ,  フィッシャー、ポール ,  リャオ、スジュア エス.

IPC: H01L27/092 ,  H01L29/786 ,  H01L21/8239 ,  H01L27/105 ,  H01L43/08 ,  H01L21/336 ,  H01L29/78 ,  H01L21/8234 ,  H01L27/088 ,  H01L21/338 ,  H01L29/778 ,  H01L29/812 ,  H01L21/768 ,  H01L21/28 ,  H01L21/8238

Abstract: 表側及び裏側構造の両方を含む集積回路セルアーキテクチャ。裏側注入、半導体堆積、誘電体、堆積、メタライゼーション、膜、パターニング、ウェハレベル層転写のうちの1又は複数が、表側処理と統合される。そのような両面処理は、基板の表側から製造される構造の裏側を暴露することを伴ってよい。ホスト−ドナー基板アセンブリは、裏側処理中に表側構造をサポートし保護するように構築されてよい。表側デバイス、例えばFETは、裏側処理中に変更及び/又は相互接続されてよい。裏側デバイス、例えばFETは、デバイスの機能を拡張し、性能を向上させ、又は、デバイス密度を高くするために、表側デバイスと統合されてよい。