公开(公告)号：JP2017518634A

公开(公告)日：2017-07-06

申请号：JP2016567258

申请日：2014-06-16

申请人： インテル・コーポレーション

发明人： ダブリュー． ネルソン、ドナルド ,  ダブリュー． ネルソン、ドナルド ,  クレール ウェッブ、エム ,  クレール ウェッブ、エム ,  モロー、パトリック ,  ジュン、キミン

IPC分类号： H01L25/04 ,  H01L23/12 ,  H01L25/18

CPC分类号： H01L25/0652 ,  H01L23/5383 ,  H01L23/5384 ,  H01L23/5389 ,  H01L24/03 ,  H01L24/06 ,  H01L24/17 ,  H01L25/50 ,  H01L2224/16225 ,  H01L2924/0002 ,  H01L2924/1436 ,  H01L2924/00

摘要： 複数の第1の相互接続と複数の第2の相互接続との間に配置される集積回路デバイスレイヤを含む第1の基板を形成する段階と、メモリデバイスレイヤが上記複数の第1の相互接続および上記複数の第2の相互接続のうちの一方に並置されるように、上記メモリデバイスレイヤを含む第2の基板を前記第1の基板に連結する段階と、上記第1の基板の一部を除去する段階と、を備える、方法である。基板上に複数の第1の相互接続と複数の第2の相互接続との間に配置される複数の回路デバイスを含むデバイスレイヤと、上記複数の第1の相互接続および上記複数の第2の相互接続のうちの一方に並置され、および連結される複数のメモリデバイスを含むメモリデバイスレイヤと、上記複数の第1の相互接続の各々および上記複数の第2の相互接続の各々のうちの一方に連結される複数のコンタクトポイントと、を備える装置である。

公开(公告)号：JP6321215B2

公开(公告)日：2018-05-09

申请号：JP2016567258

申请日：2014-06-16

申请人： インテル・コーポレーション

发明人： ネルソン、ドナルド ダブリュー. ,  ウェッブ、エム クレール ,  モロー、パトリック ,  ジュン、キミン

IPC分类号： H01L25/18 ,  H01L23/12 ,  H01L25/04

CPC分类号： H01L25/0652 ,  H01L23/5383 ,  H01L23/5384 ,  H01L23/5389 ,  H01L24/03 ,  H01L24/06 ,  H01L24/17 ,  H01L25/50 ,  H01L2224/16225 ,  H01L2924/0002 ,  H01L2924/1436 ,  H01L2924/00

公开(公告)号：JP2017530544A

公开(公告)日：2017-10-12

申请号：JP2017505076

申请日：2014-09-09

申请人： インテル・コーポレーション

发明人： ジュン、キミン ,  ダスグプタ、サンサプタク ,  エックス． レバンダー、アレハンドロ ,  エックス． レバンダー、アレハンドロ ,  モロー、パトリック

IPC分类号： H01L21/337 ,  H01L21/336 ,  H01L21/338 ,  H01L29/778 ,  H01L29/786 ,  H01L29/808 ,  H01L29/812

CPC分类号： H01L29/7781 ,  H01L29/2003 ,  H01L29/42356 ,  H01L29/42376 ,  H01L29/66462

摘要： マルチゲート高電子移動度トランジスタ(HEMT)およびその形成方法について開示する。マルチゲートHEMTは、基板と、基板の上の接着層と、を含む。接着層の上にチャネル層が配置されており、チャネル層の上に第1のゲート電極が配置されている。第1のゲート電極は、この第1のゲート電極とチャネル層との間に第1のゲート誘電体層を有する。チャネル層の下で基板内に第2のゲート電極が埋め込まれている。第2のゲート電極は、この第2のゲート電極を完全に取り囲む第2のゲート誘電体層を有する。第1のゲート電極の相対する両側に、一対のソースコンタクトおよびドレインコンタクトが配置されている。

公开(公告)号：JP2017526157A

公开(公告)日：2017-09-07

申请号：JP2016567589

申请日：2014-06-23

申请人： インテル・コーポレーション

发明人： ジュン、キミン ,  モロー、パトリック

IPC分类号： H01L21/336 ,  H01L21/768 ,  H01L21/82 ,  H01L21/8238 ,  H01L23/522 ,  H01L27/092 ,  H01L27/11556 ,  H01L27/11582 ,  H01L29/06 ,  H01L29/41 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78 ,  H01L29/788 ,  H01L29/792

CPC分类号： H01L27/088 ,  H01L21/823475 ,  H01L21/823487 ,  H01L21/823871 ,  H01L21/823885 ,  H01L23/528 ,  H01L27/092 ,  H01L27/105 ,  H01L27/11273 ,  H01L28/00 ,  H01L29/0676 ,  H01L29/401 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/66666 ,  H01L29/775 ,  H01L29/7827

摘要： 縦型トランジスタアーキテクチャを形成するための技術が開示される。いくつかの実施形態により、下層の相互接続レイヤの上方に半導体レイヤが配置され、対象とする特定の適用または最終用途で所望されるものに応じて、規則的、半規則的、または不規則的なアレイ内の複数の縦型半導体本体(例えば、複数のナノワイヤおよび/または他の三次元半導体構造)にパターン化される。その後、いくつかの実施形態により、縦型半導体本体の各々(または特定のサブセット)のアクティブなチャネル部分を囲むゲートレイヤが形成され、その後上層の相互接続レイヤが形成される。処理中、オプションで特定の縦型半導体本体が除去されてよく、いくつかの実施形態により、(1)ダミーチャネルを提供すべく、空にされる、または(2)ビア若しくは他の層間ルーティングを提供すべく、導電性プラグで置き換えられる、のうちのいずれかがなされる。複数回反復して処理を実行することで、例えば任意の標準および/またはカスタム構成のマルチレベルの/積層された縦型トランジスタ回路アーキテクチャを提供できる。

公开(公告)号：JP2017504951A

公开(公告)日：2017-02-09

申请号：JP2016526310

申请日：2013-12-18

申请人： インテル・コーポレーション

发明人： ジュン、キミン ,  モロー、パトリック

IPC分类号： H01L21/20 ,  H01L21/02 ,  H01L21/8238 ,  H01L27/08 ,  H01L27/092 ,  H01L27/12

CPC分类号： H01L29/1054 ,  H01L21/02524 ,  H01L21/02538 ,  H01L21/02551 ,  H01L21/76283 ,  H01L21/823412 ,  H01L21/8258 ,  H01L27/0922 ,  H01L27/1207 ,  H01L29/16 ,  H01L29/20 ,  H01L29/22 ,  H01L29/267 ,  H01L29/78

摘要： 一実施形態において、第2の半導体層は、第1の半導体層の上に(例えば、複数の層転写技術を用いて)転写される。第2の層は、複数の所望のウェル内にパターニングされる。複数のウェルの間に、第1の層が露出する。S1及びS2の両方を含むプレーナ型異種基板を完成させるべく、露出された第1の層は転写された第2の層のレベルまでエピタキシャルに成長させられる。複数の異種材料は、例えば、III−V族又はIV族材料のうち1つから形成されたPチャネルデバイスが、III−V族又はIV族材料のうち1つから形成されたNチャネルデバイスと同一平面を成すように利用され得る。実施形態は、第1の層の上に転写されようとしている第2の層により、格子パラメータの適合を必要としない。また、バッファ及び/又はヘテロエピタキシーは存在しない(又はほとんど存在しない)。他の複数の実施形態は本明細書で説明される。

摘要翻译： 在一个实施例中，第二半导体层，所述第一半导体层上（例如，通过使用多个的层转移技术）转移。 第二层中的多个所希望的孔的图案化。 多个孔之间，所述第一层被暴露。 为了完成含有S1和S2，其被暴露外延生长到已传送的第二层的电平的第一层平面异质衬底。 多个不同的材料，例如，从一个形成在相同的P沟道器件是从III-V族或IV族材料的III-V族或IV族材料中的一种形成的N沟道器件 它可以被用于形成一个平面。 实施例中，第二层是约在第一层被转移，并且不需要的晶格参数的自适应。 的缓冲液和/或异质外延不存在（或几乎没有任何）。 本文描述的其他多个实施方案中。

公开(公告)号：JP6415692B2

公开(公告)日：2018-10-31

申请号：JP2017505076

申请日：2014-09-09

申请人： インテル・コーポレーション

发明人： ジュン、キミン ,  ダスグプタ、サンサプタク ,  レバンダー、アレハンドロ エックス. ,  モロー、パトリック

IPC分类号： H01L21/338 ,  H01L29/808 ,  H01L29/812 ,  H01L29/778 ,  H01L29/786 ,  H01L21/336 ,  H01L21/337

CPC分类号： H01L29/7781 ,  H01L21/76254 ,  H01L29/2003 ,  H01L29/42356 ,  H01L29/42376 ,  H01L29/66462 ,  H01L29/66545

公开(公告)号：JP2017527976A

公开(公告)日：2017-09-21

申请号：JP2016567249

申请日：2014-06-16

申请人： インテル・コーポレーション

发明人： ダブリュー． ネルソン、ドナルド ,  ダブリュー． ネルソン、ドナルド ,  ウェッブ、エム．クレール ,  モロー、パトリック ,  ジュン、キミン

IPC分类号： H01L23/12 ,  H01L21/822 ,  H01L27/00 ,  H01L27/04

CPC分类号： H01L25/0652 ,  H01L21/6835 ,  H01L23/427 ,  H01L23/49827 ,  H01L23/5389 ,  H01L24/19 ,  H01L24/20 ,  H01L25/0655 ,  H01L25/50 ,  H01L2221/68359 ,  H01L2223/6677 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/73267 ,  H01L2924/13091 ,  H01L2924/15311 ,  H01L2924/00

摘要： 方法は、基板上に複数の第1のデバイス及び複数の第1の相互接続を形成する段階と、複数の第2のデバイスを含む第2のデバイス層を複数の第1の相互接続のいくつかに結合する段階と、複数の第2の相互接続を第2のデバイス層上に形成する段階とを含む。装置は、複数の第1の相互接続と複数の第2の相互接続との間に配置された複数の第1の回路デバイスを含む第1のデバイス層と、複数の第1の相互接続及び複数の第2の相互接続の一方に近接して結合された複数の第2のデバイスを含む第2のデバイス層とを含み、複数の第1のデバイス及び複数の第2のデバイスの一方は、複数の第1のデバイス及び複数の第2のデバイスの他方より高い電圧範囲を有する複数のデバイスを含む。

公开(公告)号：JP2017522714A

公开(公告)日：2017-08-10

申请号：JP2016566229

申请日：2014-06-13

申请人： インテル・コーポレーション

发明人： ジュン、キミン ,  ダスグプタ、サンサプタク ,  レバンダー、アレハンドロ、エックス． ,  モロー、パトリック

IPC分类号： H01L21/338 ,  H01L21/02 ,  H01L21/336 ,  H01L29/778 ,  H01L29/78 ,  H01L29/812

CPC分类号： H01L29/7787 ,  H01L21/0254 ,  H01L21/02609 ,  H01L21/76254 ,  H01L21/7806 ,  H01L29/045 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/66462 ,  H01L29/7781

摘要： 方法は、犠牲基板上の極性化合物半導体層上にバリア層を形成する段階と、犠牲基板をキャリア基板に結合して複合構造体を形成する段階であって、バリア層は、極性化合物半導体層とキャリア基板との間に配置される、段階と、複合構造体から犠牲基板を分離して、極性化合物半導体層を露出させる段階と、少なくとも1つの回路素子を形成する段階とを含む。装置は、基板上のバリア層と、バリア層上のトランジスタ素子と、バリア層とトランジスタ素子との間に配置される極性化合物半導体層とを含み、極性化合物半導体層は、その中に2次元電子ガスを含む。

公开(公告)号：JP2019526926A

公开(公告)日：2019-09-19

申请号：JP2019502593

申请日：2017-08-25

申请人： インテル・コーポレーション

发明人： ブロック、ブルース ,  ラオ、バルリ アール. ,  メハンドル、リシャブ ,  インガリー、ダグ ,  ジュン、キミン ,  オブライエン、ケビン ,  モロー、パトリック ,  フィッシャー、ポール ,  リャオ、スジュア エス.

IPC分类号： H01L27/092 ,  H01L29/786 ,  H01L21/8239 ,  H01L27/105 ,  H01L43/08 ,  H01L21/336 ,  H01L29/78 ,  H01L21/8234 ,  H01L27/088 ,  H01L21/338 ,  H01L29/778 ,  H01L29/812 ,  H01L21/768 ,  H01L21/28 ,  H01L21/8238

摘要： 表側及び裏側構造の両方を含む集積回路セルアーキテクチャ。裏側注入、半導体堆積、誘電体、堆積、メタライゼーション、膜、パターニング、ウェハレベル層転写のうちの1又は複数が、表側処理と統合される。そのような両面処理は、基板の表側から製造される構造の裏側を暴露することを伴ってよい。ホスト−ドナー基板アセンブリは、裏側処理中に表側構造をサポートし保護するように構築されてよい。表側デバイス、例えばFETは、裏側処理中に変更及び/又は相互接続されてよい。裏側デバイス、例えばFETは、デバイスの機能を拡張し、性能を向上させ、又は、デバイス密度を高くするために、表側デバイスと統合されてよい。

公开(公告)号：JP6347081B2

公开(公告)日：2018-06-27

申请号：JP2016526310

申请日：2013-12-18

申请人： インテル・コーポレーション

发明人： ジュン、キミン ,  モロー、パトリック

IPC分类号： H01L21/02 ,  H01L27/088 ,  H01L21/8238 ,  H01L27/092 ,  H01L27/12 ,  H01L21/20

CPC分类号： H01L29/1054 ,  H01L21/02524 ,  H01L21/02538 ,  H01L21/02551 ,  H01L21/76283 ,  H01L21/823412 ,  H01L21/8258 ,  H01L27/0922 ,  H01L27/1207 ,  H01L29/16 ,  H01L29/20 ,  H01L29/22 ,  H01L29/267 ,  H01L29/78