公开(公告)号：JP2020155664A

公开(公告)日：2020-09-24

申请号：JP2019054118

申请日：2019-03-22

申请人： キオクシア株式会社

发明人： 中塚 圭祐 ,  荒井 史隆

IPC分类号： H01L27/11575 ,  H01L27/11556 ,  H01L27/11548 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11582

摘要： 【課題】動作性能を向上できる半導体記憶装置を提供する。 【解決手段】実施形態の半導体記憶装置は、複数のメモリセルトランジスタを含む第1ブロック及び第2ブロックを備え、第1ブロックと第2ブロックとがY方向に隣接して配列された半導体記憶装置において、第1ブロック及び第2ブロックの各々は、Y方向と交差するX方向に延伸し、Y方向に配列された複数の導電層20と、導電層20間に設けられ、Y方向及びX2方向と交差するZ方向に延伸する複数のメモリトレンチMSTと、メモリトレンチMSTを挟む2つの導電層20に跨るように設けられ、Z方向に延伸し、X方向に配列された複数のメモリピラーMPと、メモリピラーMPと導電層20との間に設けられたトランジスタを備える。Y方向において、第1ブロックの一端に設けられた導電層20−15は、第1ブロックの他端に設けられた導電層20−dに電気的に接続される。 【選択図】図18

公开(公告)号：JP2020043277A

公开(公告)日：2020-03-19

申请号：JP2018171220

申请日：2018-09-13

申请人： キオクシア株式会社

发明人： 中塚 圭祐

IPC分类号： H01L27/11582 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11565

摘要： 【課題】メモリセルトランジスタの集積度が高い半導体記憶装置を提供する。 【解決手段】半導体記憶装置は、第1構造体と、第2構造体と、を備える。前記第1構造体と前記第2構造体は、第1方向に沿って交互に配列されている。前記第1構造体は、第2方向に沿って相互に離隔して配列された複数の電極膜を有する。前記第2構造体は、柱状部材と、第1絶縁部材と、前記第1方向における長さが前記複数の第1絶縁部材の前記第1方向における長さよりも長い第2絶縁部材と、を有する。前記柱状部材は、前記第2方向に延びる半導体部材と、前記半導体部材と前記電極膜との間に設けられた電荷蓄積部材と、を有する。前記第2絶縁部材は第3方向に沿って配列されている。前記第1方向に隣り合う前記第2構造体間において、前記第3方向における前記第2絶縁部材の位置は相互に異なる。前記第2絶縁部材間において、前記柱状部材と前記第1絶縁部材は交互に配列されている。 【選択図】図3

公开(公告)号：JP2021150573A

公开(公告)日：2021-09-27

申请号：JP2020051004

申请日：2020-03-23

申请人： キオクシア株式会社

发明人： 吉村 尚弥 ,  中塚 圭祐

IPC分类号： H01L27/11556 ,  H01L27/11565 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11582

摘要： 【課題】動作信頼性を向上でき、メモリセルアレイ領域を縮小可能な半導体記憶装置を提供する。 【解決手段】実施形態の半導体記憶装置は、メモリトレンチMST0aに、配列ピッチが所定距離PでX方向に配列され、Z方向に延伸する複数のメモリピラーMP0aと、メモリトレンチMST1aに、配列ピッチが所定距離PでX方向に配列され、Z方向に延伸する複数のメモリピラーMP1aとを備える。メモリピラーMP1aの配列は、メモリピラーMP0aの配列に対して、X方向に所定距離Pの半分より短い距離ずれている。 【選択図】図11

公开(公告)号：JPWO2020188775A1

公开(公告)日：2021-10-21

申请号：JP2019011585

申请日：2019-03-19

申请人： キオクシア株式会社

发明人： 中塚 圭祐 ,  吉水 康人 ,  佐貫 朋也 ,  荒井 史隆

IPC分类号： H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11582

摘要： 実施形態の半導体記憶装置は、基板上に積層される複数の第1の導電層と、第1の導電層の間にそれぞれ積層される複数の第2の導電層と、複数の第1の導電層および複数の第2の導電層が配置される領域において複数の第1の導電層および複数の第2の導電層の積層方向に延び、複数の第1の導電層および複数の第2の導電層との交差部に複数のメモリセルを形成するピラーと、複数の第1の導電層および複数の第2の導電層が配置される領域において複数の第1の導電層および複数の第2の導電層の積層方向に延び、複数の第1の導電層と接続される第1のコンタクトプラグと、複数の第1の導電層および複数の第2の導電層が配置される領域において複数の第1の導電層および複数の第2の導電層の積層方向に延び、複数の第2の導電層と接続される第2のコンタクトプラグと、を備える。

公开(公告)号：JP2021048204A

公开(公告)日：2021-03-25

申请号：JP2019168887

申请日：2019-09-17

申请人： キオクシア株式会社

发明人： 百々 信幸 ,  中塚 圭祐

IPC分类号： H01L27/04 ,  H01L21/8234 ,  H01L27/06 ,  H01L21/822

摘要： 【課題】低コストでキャパシタ特性に優れる容量素子を備える半導体装置を提供する。 【解決手段】実施形態の半導体装置1は、第1の金属パッド4と、第2の金属パッド5とを備える第1の半導体チップ2と、第1の金属パッド4と接合された第3の金属パッド8と、第2の金属パッド5と誘電層(12、14)を介して対向配置された第4の金属パッドと9を備え、第1の半導体チップ2と第1の金属パッド4と第3の金属パッド8とを介して貼合された第2の半導体チップ3とを具備する。 【選択図】図1

公开(公告)号：JP2020048179A

公开(公告)日：2020-03-26

申请号：JP2019044614

申请日：2019-03-12

申请人： キオクシア株式会社

发明人： 中塚 圭祐 ,  佐貫 朋也 ,  前田 高志 ,  四方 剛 ,  青地 英明

IPC分类号： H01L27/11573 ,  H01L21/8238 ,  H01L27/092 ,  H01L27/00 ,  H01L27/11582 ,  H01L27/11556 ,  H01L27/11526 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H03K3/356

摘要： 【課題】小型化が可能なデータラッチ回路及び半導体記憶装置を提供する。 【解決手段】データラッチ回路は、第1のnチャネル形トランジスタと、第1のpチャネル形トランジスタと、を備える。前記第1のnチャネル形トランジスタのゲートと前記第1のpチャネル形トランジスタのゲートは共通である。 【選択図】図4

公开(公告)号：JP2021150511A

公开(公告)日：2021-09-27

申请号：JP2020049532

申请日：2020-03-19

申请人： キオクシア株式会社

发明人： 佐貫 朋也 ,  中塚 圭祐 ,  前嶋 洋 ,  吉井 謙一郎 ,  前田 高志 ,  和田 秀雄

IPC分类号： H01L27/00 ,  H01L27/11575 ,  H01L27/11573 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L21/8234 ,  H01L27/088 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L27/11582

摘要： 【課題】それぞれに集積回路が形成された2枚のウェハを貼り合わせることにより高い機能を実現する半導体記憶装置を提供する。 【解決手段】半導体記憶装置であるフラッシュメモリ100は、制御チップ101と、メモリチップ102を含む。制御チップ101は、第1の半導体基板10、第1の層間領域12、複数の第1の金属パッド14a〜14f及び制御回路16を含む。制御回路16は、第1〜第4のセンスアンプ回路18a〜18dを含む。メモリチップ102は、第2の半導体基板20、第2の層間領域22、複数の第2の金属パッド24a〜24f、メモリセルアレイ26、素子分離絶縁層28、裏面絶縁層30、貫通電極32、ターミナルパッド34、パッシベーション膜36、第1〜第4のビット線BL1〜BL4、第1〜第8のプレーン、ワード線コンタクト領域及びターミナルパッド領域を含む。 【選択図】図1

公开(公告)号：JP2021044399A

公开(公告)日：2021-03-18

申请号：JP2019165574

申请日：2019-09-11

申请人： キオクシア株式会社

发明人： 佐貫 朋也 ,  中塚 圭祐 ,  吉水 康人

IPC分类号： H01L23/522 ,  H01L21/768

摘要： 【課題】基板とコンタクトプラグとの接触抵抗を低減することが可能な半導体装置およびその製造方法を提供する。 【解決手段】一の実施形態によれば、半導体装置は、2つの素子領域を含む基板であって、前記素子領域は、前記基板の表面に平行な第1方向に延び、前記第1方向に交差する第2方向に互いに隣接する、基板を備える。前記装置はさらに、前記基板の上方に設けられた配線層を備える。前記装置はさらに、前記基板と前記配線層との間に設けられた絶縁膜を備える。前記装置はさらに、前記絶縁膜内において、前記第2方向と、前記第1および第2方向に交差する第3方向とに延び、前記素子領域の各々の上に設けられ、前記素子領域および前記配線層に電気的に接続されたプラグを備える。 【選択図】図7

公开(公告)号：JP2020145296A

公开(公告)日：2020-09-10

申请号：JP2019040267

申请日：2019-03-06

申请人： キオクシア株式会社

发明人： 細谷 啓司 ,  荒井 史隆 ,  中塚 圭祐 ,  百々 信幸 ,  藤松 基彦

IPC分类号： H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11575 ,  H01L27/11565 ,  H01L27/11578 ,  H01L27/11519 ,  H01L27/11551 ,  H01L27/11548

摘要： 【課題】チップ面積の増加を抑制する。 【解決手段】実施形態によれば、半導体記憶装置は、第1方向に並んで配置され、第2方向における位置が互いに異なる第1乃至第3部分(HPR1〜HPR3)を含む第1半導体層31と、第2方向に延伸する第4部分39a及び第1方向に延伸する第5部分39bを含む導電層39と、第4部分と第1半導体層との間、及び第5部分と第1半導体層との間に設けられた第1絶縁層38と、第4部分と接続された第1コンタクトプラグCSGDと、第1絶縁層が形成されている領域内で第1半導体層と接続される第2コンタクトプラグCBLと、第1配線CWLと、第1半導体層と第1配線との間で情報を記憶する第1メモリセルとを含む。 【選択図】図10

公开(公告)号：JP2021019083A

公开(公告)日：2021-02-15

申请号：JP2019133747

申请日：2019-07-19

申请人： キオクシア株式会社

发明人： 吉村 尚弥 ,  中塚 圭祐

IPC分类号： H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11556 ,  H01L27/11582

摘要： 【課題】半導体記憶装置の消費電力を抑制する。 【解決手段】実施形態の半導体記憶装置は、第1乃至第3絶縁領域MTと、第4絶縁領域DIVと、第1及び第2ピラーMPと、を含む。複数の第1絶縁領域MTは、第1方向と交差する第2方向に沿って設けられる。第1ピラーMPは、第1方向に沿って第2導電体層SGB0を貫通し且つ複数の第1絶縁領域MT間に設けられる。複数の第2絶縁領域MTは、第2方向に沿って設けられる。第2ピラーMPは、第1方向に沿って第7導電体層SGB1を貫通し且つ複数の第2絶縁領域MT間に設けられる。第3絶縁領域MTは、第1絶縁領域MTと第2絶縁領域MTとの間に、第2方向に沿って設けられる。第4絶縁領域DIVは、平面視において第3絶縁領域MTと離隔し、且つ第2導電体層SGB0と第7導電体層SGB1との間に設けられる。 【選択図】図4