公开(公告)号：JP2022501834A

公开(公告)日：2022-01-06

申请号：JP2021518938

申请日：2018-10-08

申请人： 長江存儲科技有限責任公司 ,  Yangtze Memory Technologies Co.,Ltd.

发明人： ワン・チーグアン ,  ジン・レイ ,  リウ・ホンタオ

IPC分类号： H01L27/11556 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11582

摘要： 自然酸化膜を有するチャネル構造を備えた3Dメモリデバイス、及びそれを形成するための方法の実施形態を開示している。一例では、3Dメモリデバイスを形成するための方法が開示されている。誘電体スタックが基板上に形成される。本誘電体スタックは、基板上で交互配置されている第1の誘電体層及び第2の誘電体層を含む。この誘電体スタックを貫通して垂直方向に延在する開口部が形成される。この開口部の側壁に沿って、自然酸化膜が形成される。本自然酸化膜は、第1の誘電体層の少なくとも一部の自然酸化物を含む。蒸着酸化膜、蓄積層、トンネル層、及び半導体チャネルが、続けてこの順序で、本自然酸化膜上に、かつ当該開口部の側壁に沿って形成される。メモリスタックは、交互配置されている導電体層及び第2の誘電体層を含み、本誘電体スタック内の第1の誘電体層を導電体層に置き換えることによって形成される。

公开(公告)号：JP6975560B2

公开(公告)日：2021-12-01

申请号：JP2017123121

申请日：2017-06-23

申请人： 株式会社半導体エネルギー研究所

发明人： 大貫 達也

IPC分类号： G11C5/02 ,  G11C16/04 ,  H01L27/11556 ,  H01L27/11582 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  G11C7/18

公开(公告)号：JP6970338B2

公开(公告)日：2021-11-24

申请号：JP2017193405

申请日：2017-10-03

申请人： 富士通株式会社

发明人： 岡本 直哉 ,  河口 研一 ,  高橋 剛

IPC分类号： H01L27/088 ,  H01L27/11582 ,  H01L27/11556 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L29/06 ,  H01L29/78 ,  H01L21/20 ,  H01L21/205 ,  C23C16/04 ,  H01L21/8234

公开(公告)号：JP2021530119A

公开(公告)日：2021-11-04

申请号：JP2021523034

申请日：2019-10-21

申请人： インテグリス・インコーポレーテッド

发明人： ウェーズ, アジット ,  ビショップ, スティーブ エドガー

IPC分类号： H01L27/11582 ,  H01L27/11556 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L21/3065

摘要： ホウ素ドープアモルファスカーボンハードマスク、ホウ素ドープアモルファスカーボンハードマスクを作製する方法、ホウ素ドープアモルファスカーボンハードマスクを使用する方法、及びホウ素ドープアモルファスカーボンハードマスクを含むデバイスが説明される。 【選択図】図1

公开(公告)号：JP2021141185A

公开(公告)日：2021-09-16

申请号：JP2020037481

申请日：2020-03-05

申请人： キオクシア株式会社

发明人： 山本 博昭 ,  麻生 真一 ,  川畑 健一 ,  宮田 晴行 ,  下川 隆浩 ,  梅澤 多佳子 ,  佐々木 俊介

IPC分类号： H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11582 ,  H01L27/11556 ,  H01L27/11573 ,  H01L21/8234 ,  H01L27/088 ,  H01L21/822 ,  H01L27/04 ,  H01L21/82 ,  H01L27/115

摘要： 【課題】チップ面積の増加を抑制しつつ動作性能を向上させることができる半導体記憶装置を提供する。 【解決手段】基板上に、メモリ領域600と、MOSトランジスタ100が形成された周辺回路領域500とを備える半導体記憶装置であって、MOSトランジスタ100は、基板表面に平行な第1方向に沿って配置されるドレイン領域120、及び、ソース領域130を有する。ドレイン領域120の表面には、基板に対し垂直方向に延伸するコンタクトプラグ122が接続されるドレイン電極121が形成されている。また、ソース領域130の表面には、基板に対し垂直方向に延伸するコンタクトプラグ132が接続されるソース電極131が形成されている。第1方向から投影した場合に、ドレイン電極121はソース電極131と重ならない領域を有し、ソース電極131はドレイン電極121と重ならない領域を有する。 【選択図】図5

公开(公告)号：JP2021136244A

公开(公告)日：2021-09-13

申请号：JP2020028746

申请日：2020-02-21

申请人： キオクシア株式会社

发明人： 岩崎 太一

IPC分类号： H01L27/11556 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11582

摘要： 【課題】高集積化の容易な半導体記憶装置を提供する。 【解決手段】半導体記憶装置は、第1方向に互いに離間して配設され第1方向と交差する第2方向に延びる複数の第1導電層110Aと、複数の第1導電層と第1方向に離間して配設され第2方向に延びる第2導電層110Bと、第1方向に延伸し、複数の第1導電層及び第2導電層と対向する半導体層120と、複数の第1導電層及び第2導電層と半導体層との間に設けられたゲート絶縁層130と、複数の第1導電層及び第2導電層内を第1方向及び第2方向に延伸し、複数の第1導電層及び第2導電層を第1方向及び第2方向と交差する第3方向に分断する複数の第1絶縁部STと、第2導電層内を第1方向及び第2方向に延伸し、第3方向に隣接する第1絶縁部の間で、第2導電層を第3方向に2つ以上に分断する複数の第2絶縁部SHEと、を備え、複数の第1導電層は、第3方向に隣接する第1絶縁部の間で各層毎に連続して第1材料から形成され、第2導電層は、第1材料とは異なる第2材料から形成される。 【選択図】図8

公开(公告)号：JP2021125277A

公开(公告)日：2021-08-30

申请号：JP2020017855

申请日：2020-02-05

申请人： キオクシア株式会社

发明人： 伊達 浩己

IPC分类号： H01L27/11582 ,  H01L27/11575 ,  H01L27/11556 ,  H01L27/11548 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  G11C16/08

摘要： 【課題】読出動作における電流の最大値が小さい半導体記憶装置を提供する。 【解決手段】半導体記憶装置は、ビット線、ソース線、これらの間に接続された第1メモリセル及び第1、第2トランジスタ、これらの間に接続された第2メモリセル及び第3、第4トランジスタ、第1、第2メモリセル及び第1〜第4トランジスタのゲート電極に接続された第1〜第5配線を備える。第1メモリセルに対する読出動作の第1タイミングで第1〜第3配線の電圧が第4及び第5配線の電圧より大きい。第2タイミングで第1配線の電圧が第1タイミングでの電圧より小さく第2及び第3配線の電圧が第4及び第5配線の電圧より大きい。第3タイミングで第4及び第5配線の電圧が第2タイミングでの電圧より大きい。第4タイミングで第1配線の電圧が第1タイミングでの電圧より小さく第2配線及び第3配線の電圧が第4配線の電圧より大きい。 【選択図】図15B

公开(公告)号：JP6922108B1

公开(公告)日：2021-08-18

申请号：JP2020571835

申请日：2018-06-28

申请人： 長江存儲科技有限責任公司 ,  Yangtze Memory Technologies Co.,Ltd.

发明人： フオ・ゾンリアン ,  シア・ジリアン ,  シャオ・リ ホン ,  チェン・ジュン

IPC分类号： H01L27/11582 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/00 ,  H01L27/11556 ,  H01L27/11548 ,  H01L21/822 ,  H01L27/04 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L23/532 ,  H01L27/11575

摘要： シールド層を有する3次元(3D)メモリデバイスおよび3Dメモリデバイスを形成する方法。3Dメモリデバイス(100)は、基板(104)と、基板(104)上に配置された周辺デバイス(106)と、各々が周辺デバイス(106)の上方に垂直に延びる複数のメモリストリング(116)と、複数のメモリストリング(116)の上方に接触して配置された半導体層(118)と、周辺デバイス(106)と複数のメモリストリング(116)との間に配置されたシールド層(102)と、を含む。シールド層(102)は、3Dメモリデバイス(100)の動作中に接地電圧(154)を受けるように構成された伝導領域(148)を含む。

公开(公告)号：JP6918959B2

公开(公告)日：2021-08-11

申请号：JP2019548934

申请日：2018-03-01

申请人： 長江存儲科技有限責任公司 ,  Yangtze Memory Technologies Co.,Ltd.

发明人： キム・ジョン ジュン ,  パン・フェン ,  リー・ジョン ソク ,  ル・ゼンユ ,  リ・ヨンナ ,  ソン・リドン ,  キム・ヨン チョル ,  ヤン・スティーブ ウェイイ ,  ヤン・サイモン シ−ニン

IPC分类号： H01L27/11556 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L21/66 ,  G01R31/28 ,  G01R31/50 ,  H01L27/11582

公开(公告)号：JP2021111789A

公开(公告)日：2021-08-02

申请号：JP2021002354

申请日：2021-01-08

申请人： 三星電子株式会社 ,  Samsung Electronics Co.,Ltd.

发明人： 梁 宇 成 ,  李 炳 鎮 ,  康 范 圭 ,  李 東 植

IPC分类号： H01L27/11575 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/00 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11573 ,  H01L27/11556 ,  H01L27/11548 ,  H01L27/11526 ,  H01L21/768 ,  H01L23/522 ,  H01L21/3205 ,  H01L27/11582

摘要： 【課題】信頼性がより向上され、高集積化された3次元半導体メモリ装置を提供する。 【解決手段】ロジックチップである相違する複数のデコーダー回路部を含む第1周辺回路部とその上に配置される第1メモリ部とその上に配置される第2メモリ部を有し、第1メモリ部は積層する複数の第1電極層と層間に介在する複数の第1電極層間絶縁膜を含む第1スタック構造体と第1スタック構造体の端部を覆う第1平坦絶縁膜を含み、第2メモリ部は積層する複数の第2電極層と層間に介在する複数の第2電極層間絶縁膜を含む第2スタック構造体と第2スタック構造体の端部を覆う第2平坦絶縁膜を含み、第1メモリ部は第1スタック構造体の端部と第1平坦絶縁膜を貫通し第1電極層と絶縁されデコーダー回路部の内の1つに接続される第1貫通ビアを含み、第2メモリ部は第2平坦絶縁膜を貫通して第2電極層の内の1つを第1貫通ビアに接続させる第2セルコンタクトプラグを含む。 【選択図】 図3A