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    強誘電体メモリ装置
    2.
    发明专利
    強誘電体メモリ装置 审中-公开

    公开(公告)号：JP2017228616A

    公开(公告)日：2017-12-28

    申请号：JP2016122901

    申请日：2016-06-21

    申请人： 富士通セミコンダクター株式会社

    发明人： 藤井 康宏 ,  齋藤 仁

    IPC分类号： H01L27/105 ,  H01L21/8246

    摘要： 【課題】結晶欠陥によるメモリセルの電流リークを防止することができる強誘電体メモリ装置を提供することを課題とする。 【解決手段】強誘電体メモリ装置は、各々が強誘電体容量(4g〜4i)及びトランジスタ(4c,WL1〜WL6)を含む複数のメモリセルと、前記複数のメモリセルの間の半導体領域の上に、絶縁膜を介して形成される分離用ゲート(4b)とを有し、前記分離用ゲートには、前記複数のメモリセルを電気的に分離するための固定電位が印加される。 【選択図】図3

    半導体装置及び半導体装置の製造方法
    3.
    发明专利
    半導体装置及び半導体装置の製造方法 审中-公开
    制造半导体器件的方法和半导体器件

    公开(公告)号：JP2017011196A

    公开(公告)日：2017-01-12

    申请号：JP2015127378

    申请日：2015-06-25

    申请人： 富士通セミコンダクター株式会社

    发明人： 齋藤 仁

    IPC分类号： H01L27/105 ,  H01L21/8242 ,  H01L27/108 ,  H01L27/10 ,  H01L21/8246

    摘要： 【課題】メモリ素子のサイズの安定化、特性劣化の抑制を図る。 【解決手段】メモリ素子13は、基板11上に設けられた下部導体13aと、下部導体13a上方に設けられた上部導体13cと、下部導体13aと上部導体13cとの間に介在された中間層13bとを有する。このメモリ素子13に隣接して、基板11上に設けられた下部導体14aと、下部導体14a上方に設けられ下部導体14aと短絡された上部導体14cとを有する通電素子、例えば通電素子14Aが配置される。その下部導体14aにはコンタクト16が接続され、上部導体14cの上面にはコンタクト18が接続される。 【選択図】図1

    摘要翻译： 所述存储器装置的尺寸的稳定化，试图抑制特性劣化。 一种存储装置13，设置在基板11上的下部导体13a之间的中间层，以及设置在所述下部导体13A，下部导体13a和上部导体13c的上方的上部导体13c的 和13B。 邻近于所述存储器装置13中，具有设置在基板11，上部导体14C，其被短路到下部导体14a中的下部导体14a的上方设置，例如在下部导体14A功率元件，激励元件14A位于 是的。 16连接其下部导体14A接触时，触点18连接到上导体14c的上表面上。 点域1

    半導体装置及びその製造方法
    7.
    发明专利
    半導体装置及びその製造方法 审中-公开
    半导体器件及其制造方法

    公开(公告)号：JP2016039247A

    公开(公告)日：2016-03-22

    申请号：JP2014161461

    申请日：2014-08-07

    申请人： 富士通セミコンダクター株式会社

    发明人： 齋藤 仁 ,  王 文生

    IPC分类号： H01L27/105 ,  H01L21/8242 ,  H01L27/108 ,  H01L27/10 ,  H01L21/822 ,  H01L27/04 ,  H01L21/8246

    CPC分类号： H01L28/75 ,  H01L27/0629 ,  H01L27/11507 ,  H01L27/11509 ,  H01L28/87

    摘要： 【課題】平滑用キャパシタの漏れ電流を抑制することができる半導体装置及びその製造方法を提供する。 【解決手段】半導体基板上に形成された下地100と、下地100に形成された導電プラグ104と、下地100に設けられたメモリセル領域と、キャパシタ161を備え、メモリセル領域に接続された論理回路領域と、が含まれる。キャパシタ161には、下面の一部が導電プラグ104に接する下部電極101と、下部電極101上の絶縁膜102と、絶縁膜102上の上部電極103と、が含まれる。上部電極103は、平面視で、導電プラグ104から離間している。 【選択図】図2

    摘要翻译： 要解决的问题：提供一种能够抑制平滑电容器的漏电流的半导体器件及其制造方法。解决方案：半导体器件包括：形成在半导体衬底上的基底100; 形成在基座100中的导电插头104; 设置在基座100中的存储单元区域; 以及包括电容器161并与存储单元区域连接的逻辑电路区域。 电容器161包括：下电极101，其中下表面的一部分与导电插塞104接触; 下电极101上的绝缘膜102; 以及在绝缘膜102上的上电极103.上电极103在平面图中与导电插头104分离。选择图：图2

    半導体装置及びその製造方法
    8.
    发明专利
    半導体装置及びその製造方法 审中-公开
    半导体器件及其制造方法

    公开(公告)号：JP2015133392A

    公开(公告)日：2015-07-23

    申请号：JP2014003702

    申请日：2014-01-10

    申请人： 富士通セミコンダクター株式会社

    发明人： 齋藤 仁

    IPC分类号： H01L27/105 ,  H01L27/10 ,  H01L21/8242 ,  H01L27/108 ,  H01L21/8246

    CPC分类号： H01L27/11502 ,  H01L27/108 ,  H01L27/11507 ,  H01L27/11509 ,  H01L28/56 ,  H01L28/60 ,  H01L27/0805

    摘要： 【課題】良好な特性を備えた形態が互いに異なる複数のキャパシタを容易に製造することができる半導体装置及びその製造方法を提供する。 【解決手段】第1の下部電極111と、第1の下部電極111上の第1の絶縁膜113と、第1の絶縁膜113上の第1の上部電極114と、第1の下部電極111から離間した第2の下部電極121と、第2の下部電極121上の第2の絶縁膜122と、第2の絶縁膜122上の第3の絶縁膜123と、第3の絶縁膜123上の第2の上部電極124と、が設けられている。第1の絶縁膜113の厚さは第3の絶縁膜123の厚さと実質的に等しい。第3の絶縁膜123の平面視における輪郭は第2の絶縁膜122の平面視における輪郭の外側にある。第2の上部電極124の平面視における輪郭は第2の絶縁膜122の平面視における輪郭の内側にある。 【選択図】図1

    摘要翻译： 要解决的问题：提供一种包括具有良好特性和不同形式并且可以容易地制造的多个电容器的半导体器件，并且提供一种制造半导体器件的方法。解决方案：半导体器件包括：第一下部 电极111; 第一下部电极111上的第一绝缘膜113; 第一绝缘膜113上的第一上电极114; 与第一下部电极111分离的第二下部电极121; 第二下电极121上的第二绝缘膜122; 第二绝缘膜122上的第三绝缘膜123; 以及第三绝缘膜123上的第二上电极124.第一绝缘膜113的厚度基本上等于第三绝缘膜123的厚度。第三绝缘膜123的平面图中的轮廓位于轮廓外侧 在第二绝缘膜122的平面图中，第二上电极124的平面图中的轮廓在第二绝缘膜122的平面图中位于轮廓内。