-
公开(公告)号：JP2020190894A
公开(公告)日：2020-11-26
申请号：JP2019095467
申请日：2019-05-21
申请人： 富士通株式会社
发明人： 檀上 匠
摘要： 【課題】演算処理装置、プログラム、及び演算処理装置の制御方法において、ノード平均を求めることによる演算精度の劣化を防ぐことを目的とする。 【解決手段】互いに通信可能なN台のノードを備え、各ノードは、演算を実行するプロセッサと、値及び前記値を用いた演算結果を保持するメモリを有し、Nは2以上の自然数であり、nは1以上の自然数であり、N=2 n でない場合、数えた順番で最後のノードの順番を最初として当該ノードが保持する値を2で除算し、残りのノードは数えた順番で、前記値又は前記値を用いた演算結果を保持するノードを2台ずつ組にして、組にした2台のノードが保持する値の平均値の算出を繰返す処理を実行する。 【選択図】図12
-
公开(公告)号：JP2018160200A
公开(公告)日：2018-10-11
申请号：JP2017058352
申请日：2017-03-24
申请人： 富士通株式会社
IPC分类号： G06N3/08
摘要： 【課題】学習工程を効率的に完了する。 【解決手段】教師データを使用してニューラルネットワーク(以下NN)のNNパラメータを最適化するNNの学習方法であって、第1のNNパラメータが設定されたNNに前記教師データを入力したときの、NNの出力と正解値との誤差関数の勾配に学習率を乗じた値を第1のNNパラメータから減じて得た第2のNNパラメータに、NNパラメータを更新する学習工程と、第2のNNパラメータが設定されたNNに評価データを入力し、NNの出力の精度(正答率、Loss)を求める評価工程と、NNの出力の精度が最良値の場合、第2のNNパラメータ(w)を記憶する工程と、更に、NNの出力の精度が改善されない第1状態になった場合、NNパラメータを前記記憶したNNパラメータに戻すと共に、学習率を低下させる工程とを有し、第1状態になった場合、戻したNNパラメータを設定したNNで、低下させた学習率で、学習工程を再開する、NNの学習方法。 【選択図】図7
-
公开(公告)号：JP6048279B2
公开(公告)日：2016-12-21
申请号：JP2013069947
申请日：2013-03-28
申请人： 富士通株式会社
发明人： 檀上 匠
CPC分类号： H03F3/45183 , H03F3/45192 , H03F2203/45512 , H03F2203/45562 , H03F2203/45631 , H03F2203/45644
-
公开(公告)号：JP2021165907A
公开(公告)日：2021-10-14
申请号：JP2020068626
申请日：2020-04-06
申请人： 富士通株式会社
发明人： 檀上 匠
IPC分类号： G06N3/08
摘要： 【課題】機械学習の計算量を削減する。 【解決手段】学習装置10は、複数のレイヤを有するモデル2に対して繰り返し実行される学習処理において、複数のレイヤのうちの一部の更新抑止レイヤのパラメータの値の更新処理を、学習処理k(kは2以上の整数)回に1回だけ実行する。学習装置10は、更新抑止レイヤのパラメータの値の更新処理を実行する場合、モーメンタム法を適用した勾配降下法によって、更新後のパラメータの値を算出する。その際、学習装置10は、k回前の学習処理で計算されたパラメータの値と、2k回前の学習処理で計算されたパラメータの値とを用いて、更新後のパラメータの値を算出する。 【選択図】図1
-
公开(公告)号：JP2018005297A
公开(公告)日：2018-01-11
申请号：JP2016126941
申请日：2016-06-27
申请人： 富士通株式会社
IPC分类号： G06N3/063
CPC分类号： B25J9/161 , G06N3/049 , G06N3/063 , G06N3/0635 , G06N3/082
摘要： 【課題】高い精度を維持しつつ装置全体での消費電力を低減することができるニューラルネットワーク装置を提供する。 【解決手段】複数の重み付き入力に係る加算処理を行う加算器及びデジタルアナログ変換処理を行うデジタルアナログ変換器と、加算器及びデジタルアナログ変換器により得られる複数の重み付き入力をすべて加算した加算値を示すアナログ信号を振幅に応じたパルス信号に変換して出力するデルタシグマアナログデジタル変換器とを、それぞれ有する複数のニューロン部と、一のニューロン部が出力したパルス信号に重み値を乗算して他のニューロン部に出力する複数の演算器と、出力するクロック信号の周波数を変更可能であり、制御部からの制御に応じてニューロン部及び演算器にクロック信号を供給する発振器とを有する。 【選択図】図1
-
公开(公告)号：JP6245063B2
公开(公告)日：2017-12-13
申请号：JP2014099754
申请日：2014-05-13
申请人： 富士通株式会社
发明人： 檀上 匠
IPC分类号： H03K5/08
CPC分类号： H03K5/24 , H03F3/005 , H03K5/131 , H03K5/249 , H03M1/0604 , H03F2200/375
-
-
-
公开(公告)号：JP2019032729A
公开(公告)日：2019-02-28
申请号：JP2017153948
申请日：2017-08-09
申请人： 富士通株式会社
摘要： 【課題】ニューラルネットワークにおける入力データの認識または学習に要する時間を容易に取得することを可能とする演算時間算出方法、演算時間算出装置、演算時間算出プログラム及び演算時間算出システムを提供する。 【解決手段】ニューラルネットワークを構成する1以上の層の配置を示す情報と、1以上の層のそれぞれにおいて用いられるパラメータ値と、ニューラルネットワークに対する入力データのサイズと、所定のコンピュータの処理性能とを取得し、取得した配置を示す情報と、パラメータ値と、入力データのサイズとに基づいて、入力データの入力に応じてニューラルネットワークにおいて行われる演算の演算量を算出し、算出した演算量と、取得した処理性能とに基づいて、所定のコンピュータにおいて演算が行われる場合の演算時間を算出する。 【選択図】図5
-
公开(公告)号：JP2017046046A
公开(公告)日：2017-03-02
申请号：JP2015164854
申请日：2015-08-24
申请人： 富士通株式会社
发明人： 檀上 匠
IPC分类号： H03K5/08
摘要： 【課題】クロック信号のエッジタイミングがずれても正しい比較結果を出力できるダイナミックラッチコンパレータを提供する。 【解決手段】コンパレータは、クロック信号に同期して動作し、2つの入力信号の大小関係に応じた大小関係を有する2つの電圧を2つのノードにそれぞれ生成する入力段回路と、クロック信号に同期して動作し、正帰還動作をすることにより2つのノードの2つの電圧の大小関係に応じた2つの出力信号を生成する正帰還回路と、2つのノードに電気的に接続され2つのノードの電圧変化速度を設定値に応じて変化させる調整回路とを含む。 【選択図】図2
摘要翻译： 提供一种动态锁存比较器甚至移位时钟信号的边缘时刻能够输出正确的比较结果。 比较器与时钟信号，用于产生每两个电压具有对应于两个输入信号之间的大小关系的大小关系的两个节点的输入级电路同步地进行操作，在同步的时钟信号 进行操作，正反馈和用于产生对应于由所述操作的两个节点中的两个电压之间的大小关系的两个输出信号的正反馈电路，这两个节点被电连接到这两个节点 和用于根据电压变化率设定值改变调节电路。 .The
-
-
-
-
-
-
-
-
-
搜索结果
20 条记录 (耗时 0.027 秒)
