公开(公告)号：KR20210026832A

公开(公告)日：2021-03-10

申请号：KR1020190108164A

申请日：2019-09-02

Applicant: 에스케이하이닉스 주식회사

Inventor： 박진

IPC: G06F12/06 ,  G06F3/06 ,  G06F12/0882

CPC classification number: G06F12/0851 ,  G06F13/1673 ,  G06F12/0607 ,  G06F12/0246 ,  G06F12/063 ,  G06F12/0882 ,  G06F3/061 ,  G06F3/0653 ,  G06F3/0656 ,  G06F3/0658 ,  G06F13/1689

Abstract: 본 기술은 메모리 시스템 내 포함된 다수의 메모리 다이에 대한 인터리빙(Interleaving) 동작을 통해 입출력 성능을 향상시키는 방법 및 장치에 관한 것으로서, 읽기요청에 대응하여 서로 다른 크기의 데이터를 출력할 수 있는 다수의 메모리 다이, 및 다수의 메모리 다이와 다수의 채널을 통해 연결되며, 읽기요청에 대응하는 타겟 데이터를 다수의 메모리 다이가 다수의 채널을 통해 인터리빙(interleaving)하여 출력하도록 읽기요청에 대한 페어링 동작을 수행하고, 페어링 동작의 결과를 이용하여 상태점수(Pending Credit)를 결정하는 컨트롤러를 포함하며, 읽기요청에 대응하는 타겟 데이터의 종류 및 상태점수에 따라, 컨트롤러는, 읽기요청에 대응하는 타겟 데이터 및 타겟 데이터와 함께 출력될 수 있는 추가 데이터를 다수의 메모리 다이로부터 함께 리드한다.

公开(公告)号：JP6041610B2

公开(公告)日：2016-12-14

申请号：JP2012220717

申请日：2012-10-02

Applicant: キヤノン株式会社

Inventor： 市川 雅教

IPC: G06F12/06

CPC classification number: G11C11/40626 ,  G06F11/3037 ,  G06F11/3058 ,  G06F12/063 ,  G06F2212/2532

公开(公告)号：JP5128122B2

公开(公告)日：2013-01-23

申请号：JP2006349809

申请日：2006-12-26

Applicant: インテル コーポレイション

Inventor： エム ダッタ シャム ,  グレイナー ロバート ,  ビンズ フランク ,  ティルヴァルラー ケシャヴァン ,  パルササラシー ラジェシュ ,  パルササラシー マドハヴァン

IPC: G06F13/14

CPC classification number: G06F9/342 ,  G06F9/30174 ,  G06F12/0292 ,  G06F12/063 ,  G06F2212/206

公开(公告)号：JP2018081559A

公开(公告)日：2018-05-24

申请号：JP2016224202

申请日：2016-11-17

Applicant: 富士通株式会社

Inventor： 津下 克也

IPC: G06F15/78 ,  G06F9/30 ,  G06F9/38

CPC classification number: G06F12/063 ,  G06F1/3203 ,  G06F1/3234 ,  G06F1/3275 ,  G06F12/0873

Abstract: 【課題】ソフトウェアの実行コードの変更なしに、ソフトウェア処理をハードウェア処理に置換する。 【解決手段】中央処理装置と、中央処理装置がアクセスするアドレス空間内の所定のアドレス範囲が割り当てられている記憶領域に第1の命令群及び第2の命令群を記憶する記憶装置と、アドレス空間内で割り当てられているアドレスに従って所定の演算処理を実行する回路と、を備える情報処理装置である。中央処理装置は、アドレスを指定するプログラムカウンタと、第1の命令群が実行された結果として得られるアドレスをプログラムカウンタに出力する制御部と、第1のアドレスとしての第2の命令群の実行に用いられるアドレスに対応付けて第2のアドレスとして回路に割り当てられているアドレスを記憶する記憶部を備え、制御部から出力されたアドレスが第1のアドレスに合致する場合に、第2のアドレスをプログラムカウンタに出力する変換部と、を備える。 【選択図】図1

公开(公告)号：JP2015176284A

公开(公告)日：2015-10-05

申请号：JP2014051665

申请日：2014-03-14

Applicant: 株式会社デンソー

Inventor： 小池 克拓 ,  小林 正幸 ,  堀口 昌彦

IPC: G06F9/38 ,  G06F9/42 ,  G06F11/30

CPC classification number: G06F9/321 ,  G06F11/0721 ,  G06F11/0739 ,  G06F11/0751 ,  G06F11/30 ,  G06F12/063 ,  G06F9/3004 ,  G06F2212/1008

Abstract: 【課題】電子制御装置において、機能安全を担保しつつ、消費電力の増加を抑制すること。 【解決手段】重要処理は、逐次実行され分岐命令を含まない複数の命令によって構成されており、命令のそれぞれが、ROMにおいてアドレスが規定値(例えば、「1」)ずつ変化する格納領域のそれぞれに実行順序に従って格納されている。重要処理においては、重要処理へと移行した時点でのプログラムカウンタ(PC)の値を期待値カウンタに格納する(S310)。比較回路での比較の結果、PCの値と期待値カウンタの値とが不一致であれば(S320:NO)、異常処理を実行する(S340−1〜S340−N)。一方、比較回路での比較の結果、PCの値と期待値カウンタの値とが一致していれば(S320:YES)、PCが指し示す命令を読み出して実行し、PCの値を変更する。さらに、期待値カウンタの値を規定値分変化(増加)させる。 【選択図】図5

Abstract translation: 要解决的问题：在电子控制单元中抑制功率消耗的增加同时确保功能安全性。解决方案：一个重要的过程由顺序执行的多个指令构成，不包括分支指令，并且指令被存储在存储器 其地址分别按照执行顺序变化为ROM中的指定值（例如，“1”）的区域。 在重要的处理中，将过渡到重要处理的定时的程序计数器（PC）的值存储在期望值计数器（S310）中。 如果比较电路的比较结果表示PC的值与预期值计数器的值不匹配（S320：否），则执行异常处理（S340-1〜S340-N）。 另一方面，比较电路的比较结果表示PC的值与期望值计数器的值匹配（S320：是），读取并执行由PC指示的指令来改变PC的值 。 此外，期望值计数器的值被改变（增加）指定的值。

公开(公告)号：JPS5957320A

公开(公告)日：1984-04-02

申请号：JP16658182

申请日：1982-09-27

Applicant: Toshiba Corp

Inventor： ISHII TAKATOSHI

IPC: G06F12/06 ,  G06F13/24

CPC classification number: G06F12/063 ,  G06F13/24

Abstract: PURPOSE:To attain many interruption requests and make discrimination easy, by connecting externally an extension unit via an extension interface and an external extension common bus, in a microcomputer system. CONSTITUTION:When a port number is given and a decoder output is supplied to an I/O logic 162 and controlled in an I/O port decoder 161 of an external I/O port 16i, it is supposed that an interruption request signal is generated from the I/O logic 162. This signal is set to an interruption request FF164, transferred to a CPU via an interruption request line 152 to generate the interruption. The CPU executes an interruption processing routine, generates an RDID port number on a control bus 150 and it is discriminated by reading the ID bit number on a data bus 151. Even when the interruption request is generated at the same time from an external I/O port, the reception of the interruption request and the reading of the ID bit signal are executed at the CPU similarly.

Abstract translation: 目的：通过微机系统，通过扩展接口和外部扩展公共总线外部连接扩展单元，实现多种中断请求，使歧视变得容易。 构成：当提供端口号并且将解码器输出提供给I / O逻辑162并且被控制在外部I / O端口16i的I / O端口解码器161中时，假定产生中断请求信号 该信号被设置为中断请求FF164，经由中断请求线152传送到CPU以产生中断。 CPU执行中断处理程序，在控制总线150上产生RDID端口号，并通过读取数据总线151上的ID位号来区分。即使当从外部I / O端口同时产生中断请求时， O端口，类似地在CPU处执行中断请求的接收和ID位信号的读取。

公开(公告)号：JP6183251B2

公开(公告)日：2017-08-23

申请号：JP2014051665

申请日：2014-03-14

Applicant: 株式会社デンソー

Inventor： 小池 克拓 ,  小林 正幸 ,  堀口 昌彦

IPC: G06F9/42 ,  G06F11/07

CPC classification number: G06F9/321 ,  G06F11/0721 ,  G06F11/0739 ,  G06F11/0751 ,  G06F11/30 ,  G06F12/063 ,  G06F9/3004 ,  G06F2212/1008

公开(公告)号：JP2014074958A

公开(公告)日：2014-04-24

申请号：JP2012220717

申请日：2012-10-02

Applicant: Canon Inc ,  キヤノン株式会社

Inventor： ICHIKAWA MASANORI

IPC: G06F12/06

CPC classification number: G11C11/40626 ,  G06F11/3037 ,  G06F11/3058 ,  G06F12/063 ,  G06F2212/2532

Abstract: PROBLEM TO BE SOLVED: To solve the problem of causing a deterioration in access performance of a DRAM because of an increase in power consumption due to refresh and the inaccessibility of the DRAM during refresh because a refresh frequency has to be increased when the temperature of the DRAM increases.SOLUTION: Respective temperature information of a plurality of memories of a WideIO memory device is acquired, and when the execution of a function is instructed, a memory having a lower temperature is determined as a memory to be used by a function module corresponding to the function on the basis of a memory size to be used by a functional module corresponding to the function, and the acquired respective temperature information of the plurality of memories.

Abstract translation: 要解决的问题：为了解决由于刷新导致的功率消耗增加以及由于刷新期间DRAM的不可访问性而导致DRAM的存取性能恶化的问题，因为当刷新频率必须增加时，必须增加刷新频率 DRAM增加。解决方案：获取WideIO存储器件的多个存储器的相应温度信息，并且当指示功能的执行时，具有较低温度的存储器被确定为要被功能模块对应使用的存储器 基于由功能对应的功能模块使用的存储器大小和所获取的多个存储器的各个温度信息的功能。

公开(公告)号：JP5048074B2

公开(公告)日：2012-10-17

申请号：JP2009535414

申请日：2007-10-29

Applicant: インテル コーポレイション

Inventor： クリスマン，ネイサン，シー．

IPC: G06F13/14 ,  G06F12/00 ,  G06F12/06 ,  G06F13/362 ,  G11C16/02

CPC classification number: G06F13/1668 ,  G06F12/063 ,  G06F2212/1004

公开(公告)号：JPS6152762A

公开(公告)日：1986-03-15

申请号：JP17343284

申请日：1984-08-22

Applicant: Nippon Data General Kk

Inventor： ARIMA SHIGEMI ,  IIJIMA ETSUO ,  NAKADA TAKASHI ,  KATAYAMA HIDEO ,  MIYASHITA KAZUHIRO ,  WADANO YOSHIHIKO

IPC: G06F13/14 ,  G06F12/06

CPC classification number: G06F12/063

Abstract: PURPOSE: To simplify a bus control array by allocating addresses to several input/output (I/O) devices, decoding them, and outputting an I/O device selection signal.
CONSTITUTION: The I/O device address decoder 47 is inserted in a bus control gate array 7, the addresses (A0WA9) supplied from a CPU9 are decoded, and one of the I/O device selection signals -UKEY, -UFPC, -UCOM, -ULCO, -ULC, and -UDMA is selected for output. The bus control array, including the I/O device address decoder 47, is consists of one chip with a highly integrated semiconductor element.
COPYRIGHT: (C)1986,JPO&Japio

Abstract translation: 目的：通过将地址分配给多个输入/输出（I / O）设备来进行解码，并输出I / O设备选择信号，简化总线控制阵列。 构成：将I / O设备地址解码器47插入到总线控制门阵列7中，从CPU9提供的地址（A0-A9）被解码，并且I / O设备选择信号-UKEY，-UFPC， 选择-UCOM，-ULCO，-ULC和-UDMA进行输出。 包括I / O设备地址解码器47的总线控制阵列由具有高度集成的半导体元件的一个芯片组成。